一种基于可重配多锁相环的时钟抖动消除电路制造技术

本申请提供的一种基于可重配多锁相环的时钟抖动消除电路，包括：多个锁相环、数据选择器和信号合成器，当需要产生低抖动的时钟信号时，则第一锁相环和第二锁相环的输出信号的频率和相位调整为相同的，将其他锁相环的输出信号的频率调整为与第一锁相环和第二锁相环不同的，数据选择器根据所述低抖动的时钟信号的要求选择要输出的输出信号，并且使能信号合成器，通过信号合成器将数据选择器的第一输出信号和第二输出信号叠加再平均，得到消除抖动后的时钟信号；当需要产生多个时钟信号时，则将多个锁相环的输出信号的频率调整为不同的，并且不使能信号合成器，通过数据选择器得到多个不同频率的时钟信号。本申请实现简单，且可灵活配置。活配置。活配置。

【技术实现步骤摘要】
一种基于可重配多锁相环的时钟抖动消除电路


[0001]本申请涉及电子电路
，尤其涉及一种基于可重配多锁相环的时钟抖动消除电路。

技术介绍

[0002]随着通信系统的不断发展，锁相环已被广泛应用于通信系统中，用于实现通信网络的定时同步、时钟产生和驱动等功能，是通信系统重要的组成部分，然而，锁相环的抖动规格作为重要的性能指标，决定了时钟信号的精度。
[0003]现有技术中，在一些情况下需要使用多个锁相环产生不同频率的时钟信号，另外一些情况下又会尽量减少锁相环的数量，来避免时钟信号的抖动，从而保证时钟信号的精度。而如何兼顾这两种情况，已成为本领域亟待解决的技术难题。
[0004]因此，本领域技术人员需要提供一种简单且可灵活配置的时钟抖动消除电路，来避免时钟信号的抖动，从而保证时钟信号的精度。

技术实现思路

[0005]本申请提供简单且可灵活配置的一种基于可重配多锁相环的时钟抖动消除电路，用以避免时钟信号的抖动，从而保证时钟信号的精度。
[0006]为了实现上述目的，本申请提供了以下技术方案：
[0007]一种基于可重配多锁相环的时钟抖动消除电路，包括：多个锁相环、数据选择器和信号合成器，其中：
[0008]多个所述锁相环的输入端分别输入参考时钟信号，多个所述锁相环的输出端分别与所述数据选择器的输入端相连，所述数据选择器的第一输出端和第二输出端分别与所述信号合成器的两个输入端相连；
[0009]所述锁相环用于基于所述参考时钟信号产生对应的时钟信号，所述时钟信号作为所述锁相环的输出信号；
[0010]所述数据选择器用于选择所述锁相环的输出信号，作为所述数据选择器的输出信号；
[0011]当需要产生低抖动的时钟信号时，则将第一锁相环和第二锁相环的输出信号的频率和相位调整为相同的，将其他所述锁相环的输出信号的频率调整为与所述第一锁相环和所述第二锁相环不同的，所述数据选择器根据所述低抖动的时钟信号的要求选择要输出的输出信号，并且使能所述信号合成器，通过所述信号合成器将所述数据选择器的所述第一输出信号和所述第二输出信号叠加再平均，得到消除抖动后的时钟信号；
[0012]当需要产生多个不同频率的时钟信号时，则将多个所述锁相环的输出信号的频率调整为不同的，并且不使能所述信号合成器，通过所述数据选择器得到所述多个不同频率的时钟信号。
[0013]其中，所述信号合成器包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，
其中：
[0014]所述第一PMOS管的源级与Vdd相连，所述第一PMOS管的漏级与所述第一NMOS管的漏级相连，所述第一NMOS管的源级接地；
[0015]所述第一PMOS管的栅极和所述第一NMOS管的栅极相连，其公共端与所述数据选择器的第一输出端相连；
[0016]所述第二PMOS管的源级与所述Vdd相连，所述第二PMOS管的漏级与所述第二NMOS管的漏级相连，所述第二NMOS管的源级接地；
[0017]所述第二PMOS管的栅极和所述第二NMOS管的栅极相连，其公共端与所述数据选择器的第二输出端相连；
[0018]所述第一PMOS管的漏级和所述第二PMOS管的漏级相连，其公共端作为所述信号合成器的输出端，输出所述消除抖动后的时钟信号。
[0019]其中，所述信号合成器包括：第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电流源和第四电流源，其中：
[0020]所述第一电阻的第一端与所述第二电阻的第一端相连，所述第一电阻的第二端与所述第三PMOS管的源级和所述第四PMOS管的源级相连，所述第二电阻的第二端与所述第三NMOS管的漏级和所述第四NMOS管的漏级相连；
[0021]所述第三PMOS管的栅级与所述数据选择器第一输出端的P级相连，所述第三NMOS管的栅级与所述数据选择器第一输出端的N级相连；
[0022]所述第四PMOS管的栅级与所述数据选择器第二输出端的P级相连，所述第四NMOS管的栅级与所述数据选择器第二输出端的N级相连；
[0023]所述第三电流源与所述第三PMOS管的漏级和所述第三NMOS管的源级相连，作为所述第三PMOS管和所述第三NMOS管的静态偏置电流；
[0024]所述第四电流源与所述第四PMOS管的漏级和所述第四NMOS管的源级相连，作为所述第四PMOS管和所述第四NMOS管的静态偏置电流；
[0025]所述第一电阻的第二端作为所述信号合成器输出端的P级，所述第二电阻的第二端作为所述信号合成器输出端的N级，输出所述消除抖动后的时钟信号。
[0026]本申请提供的一种基于可重配多锁相环的时钟抖动消除电路，包括：多个锁相环、数据选择器和信号合成器，当需要产生低抖动的时钟信号时，则第一锁相环和第二锁相环的输出信号的频率和相位调整为相同的，将其他锁相环的输出信号的频率调整为与第一锁相环和第二锁相环不同的，数据选择器根据所述低抖动的时钟信号的要求选择要输出的输出信号，并且使能信号合成器，通过信号合成器将数据选择器的第一输出信号和第二输出信号叠加再平均，得到消除抖动后的时钟信号；当需要产生多个时钟信号时，则将多个锁相环的输出信号的频率调整为不同的，并且不使能信号合成器，通过数据选择器得到多个不同频率的时钟信号。本申请提供的时钟抖动消除电路实现简单，且可灵活配置，用以避免时钟信号的抖动，从而保证时钟信号的精度。
附图说明
[0027]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本
申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0028]图1为本申请实施例提供的一种基于可重配多锁相环的时钟抖动消除电路的结构示意图；
[0029]图2为本申请实施例提供的一种信号合成器的结构示意图；
[0030]图3为本申请实施例提供的另一种信号合成器的结构示意图。
具体实施方式
[0031]本申请提供一种基于可重配多锁相环的时钟抖动消除电路，用于实现通信网络的定时同步、时钟产生和驱动等功能。
[0032]本申请的技术目的在于：提供简单且可灵活配置的一种基于可重配多锁相环的时钟抖动消除电路，用以避免时钟信号的抖动，从而保证时钟信号的精度。
[0033]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0034]为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本技术的具体实施方式做详细的说明。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于可重配多锁相环的时钟抖动消除电路，其特征在于，包括：多个锁相环、数据选择器和信号合成器，其中：多个所述锁相环的输入端分别输入参考时钟信号，多个所述锁相环的输出端分别与所述数据选择器的输入端相连，所述数据选择器的第一输出端和第二输出端分别与所述信号合成器的两个输入端相连；所述锁相环用于基于所述参考时钟信号产生对应的时钟信号，所述时钟信号作为所述锁相环的输出信号；所述数据选择器用于选择所述锁相环的输出信号，作为所述数据选择器的输出信号。2.根据权利要求1所述的时钟抖动消除电路，其特征在于，所述信号合成器包括：第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，其中：所述第一PMOS管的源级与Vdd相连，所述第一PMOS管的漏级与所述第一NMOS管的漏级相连，所述第一NMOS管的源级接地；所述第一PMOS管的栅极和所述第一NMOS管的栅极相连，其公共端与所述数据选择器的第一输出端相连；所述第二PMOS管的源级与所述Vdd相连，所述第二PMOS管的漏级与所述第二NMOS管的漏级相连，所述第二NMOS管的源级接地；所述第二PMOS管的栅极和所述第二NMOS管的栅极相连，其公共端与所述数据选择器的第二输出端相连；所述第一PMOS管的漏级和所述第二PMOS管的漏级相连，其公...

【专利技术属性】
技术研发人员：皮德义，郑慧，
申请(专利权)人：合肥新港海岸科技有限公司，
类型：新型
国别省市：