半导体衬底及形成内埋式衬底的方法技术

本发明专利技术提供了一种半导体衬底，包括：空旷区；内埋有芯片的第一内埋区，由空旷区围绕；多个第一导电柱，贯穿空旷区并布置在第一内埋区周围；以及导电线，多个第一导电柱通过导电线串联，以形成围绕第一内埋区的针线结构。本发明专利技术在另一方面提供一种形成内埋式衬底的方法。本发明专利技术的目的在于至少提高半导体衬底的强度。本发明专利技术的目的在于至少提高半导体衬底的强度。本发明专利技术的目的在于至少提高半导体衬底的强度。

【技术实现步骤摘要】
半导体衬底及形成内埋式衬底的方法


[0001]本专利技术涉及半导体领域，具体地，涉及一种半导体衬底及形成内埋式衬底的方法。

技术介绍

[0002]内埋式衬底中，其填充材料与衬底中的半导体单元(例如，芯片)的热膨胀系数差异较大(例如，填充材料的热膨胀系数为25-40；半导体单元的热膨胀系数为12-15)，容易造成衬底的翘曲。
[0003]在形成半导体封装结构时，由于衬底的翘曲，会影响其后续制程，例如，后续的扇出结构无法与衬底中的有源器件对准，两层之间存在偏移，使得产品良率下降。

技术实现思路

[0004]针对相关技术中存在的问题，本专利技术的目的在于提供一种半导体衬底及形成内埋式衬底的方法，以至少实现提高半导体衬底的强度。
[0005]为实现上述目的，本专利技术提供了一种半导体衬底，包括：空旷区；内埋有芯片的第一内埋区，由空旷区围绕；多个第一导电柱，贯穿空旷区并布置在第一内埋区周围；以及导电线，多个第一导电柱通过导电线串联，以形成围绕第一内埋区的针线结构。
[0006]根据本专利技术的实施例，半导体衬底包括阵列布置的多个第一内埋区，每个第一内埋区分别由对应的针线结构围绕。
[0007]根据本专利技术的实施例，导电线包括：第一组连接线和第二组连接线，分别位于空旷区的上表面和下表面上并且沿纵向相互对齐，第一组连接线将多个第一导电柱的上端串联在一起，第二组连接线将多个第一导电柱的下端串联在一起。
[0008]根据本专利技术的实施例，针线结构围绕形成的形状与第一内埋区的形状相同。
[0009]根据本专利技术的实施例，多个第一导电柱围绕第一内埋区以间隔相同的方式布置。
[0010]根据本专利技术的实施例，每个第一导电柱的外周面与第一内埋区间隔开。
[0011]根据本专利技术的实施例，每个第一导电柱的上端和下端均设置有接合垫。
[0012]根据本专利技术的实施例，第一导电柱上端的接合垫的上表面低于第一内埋区中包覆芯片的封胶层的顶面，并且高于空旷区的顶面。
[0013]根据本专利技术的实施例，还包括与芯片间隔开的多个第二导电柱，第二导电柱贯穿第一内埋区中包覆芯片的封胶层。
[0014]根据本专利技术的实施例，多个第二导电柱的数量为5，其中4个分别布置在第一内埋区四周角部处、第5个布置在第一内埋区的中央。
[0015]根据本专利技术的实施例，每个第二导电柱的上下两端，分别设置有位于封胶层的上表面和下表面上的接合垫。
[0016]根据本专利技术的实施例，第一内埋区的热膨胀系数不大于20。
[0017]根据本专利技术的实施例，空旷区中嵌有双层导电块，双层导电块围绕针线结构布置。
[0018]根据本专利技术的实施例，再分布结构，设置在空旷区和第一内埋区上方，再分布结构
电连接第一内埋区中的芯片。
[0019]根据本专利技术的实施例，还包括：迹线结构，位于空旷区和第一内埋区下方，迹线结构电连接第一内埋区中的芯片。
[0020]本专利技术的实施例在另一方面提供一种形成内埋式衬底的方法，包括：在树脂芯层中形成多个圈状布置的针线结构；在每个针线结构包围的区域中形成贯通开口；在每个贯通开口中填充芯片以及包覆芯片的封胶层，以形成多个内埋区，其中，每个针线结构包括导电线和贯穿所述树脂芯层的多个第一导电柱，多个第一导电柱通过导电线串联在一起。
[0021]根据本专利技术的实施例，在形成多个内埋区之后，在每个内埋区中的封胶层中形成与芯片隔开的多个第二导电柱。
[0022]根据本专利技术的实施例，在每个第二导电柱的上端和下端分别形成上接合垫和下接合垫，上接合垫和下接合垫分别位于封胶层的上表面和下表面上。
[0023]根据本专利技术的实施例，在形成多个针线结构之前，在树脂芯层中形成多个双层铜块，在形成贯通开口时，去除位于每个针线结构包围的区域之内的双层铜块，保留位于包围的区域之外的双层铜块。
[0024]根据本专利技术的实施例，形成第一导电柱时所开设的孔通过机械钻孔形成。
[0025]根据本专利技术的实施例，内埋区与针线结构一一对应，一个针线结构围绕一个内埋区。
[0026]本专利技术的有益技术效果在于：
[0027]本申请通过使用针线结构包围内埋有芯片的空旷区，解决了半导体衬底的翘曲问题，提高了半导体衬底的强度。
附图说明
[0028]图1至图8示出了根据本申请实施例的形成半导体衬底的过程图，其中，图1至图6A、图7至图8为截面图，图6B为俯视图。
[0029]图9示出了根据本申请另一实施例的半导体衬底的截面图。
[0030]图10示出了根据本申请实施例的半导体衬底的俯视图，其中示出了多个内埋区。
[0031]图11示出了根据本申请实施例的半导体衬底的俯视图，其中示出了单个内埋区。
[0032]图12至图14示出了根据本申请实施例的将半导体衬底与扇出结构连接的过程的截面图。
具体实施方式
[0033]为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。
[0034]本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。
[0035]如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其
中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
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3％、小于或等于
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2％、小于或等于
±
1％、小于或等于
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0.1％、或小于或等于
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0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的
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10％(例如小于或等于
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5％、小于或等于
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4％、小于或等于
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2％、小于或等于
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±
0.1％、或小于或等于
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0.05％)，那么可认为所述两个数值“大体上”相同。
[0036]在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体衬底，其特征在于，包括：空旷区；内埋有芯片的第一内埋区，由所述空旷区围绕；多个第一导电柱，贯穿所述空旷区并布置在所述第一内埋区周围；以及导电线，所述多个第一导电柱通过所述导电线串联，以形成围绕所述第一内埋区的针线结构。2.根据权利要求1所述的半导体衬底，其特征在于，所述半导体衬底包括阵列布置的多个所述第一内埋区，每个所述第一内埋区分别由对应的所述针线结构围绕。3.根据权利要求1所述的半导体衬底，其特征在于，所述导电线包括：第一组连接线和第二组连接线，分别位于所述空旷区的上表面和下表面上并且沿纵向相互对齐，所述第一组连接线将所述多个第一导电柱的上端串联在一起，所述第二组连接线将所述多个第一导电柱的下端串联在一起。4.根据权利要求1所述的半导体衬底，其特征在于，每个所述第一导电柱的外周面与所述第一内埋区间隔开。5.根据权利要求3所述的半导体衬底，其特征在于，每个所述第一导电柱的上端和下端均设置有接合垫。6.根据权利要求1所述的半导体衬底，其特征在于，还包括...

【专利技术属性】
技术研发人员：黄文宏，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：