本发明专利技术提供一种用于数据加解密的金钥管理装置及处理器芯片，包括：一静态随机存取存储器；一暂存器；以及一控制电路，用以在该静态随机存取存储器或该暂存器设置一金钥查找表，并管理一金钥数据库，其中该金钥数据库包括静态随机存取存储器及在金钥管理装置外部的一一次性可编程存储器，且金钥数据储存一或多把金钥。金钥查找表包括在金钥数据库的各金钥的金钥编号及元数据。控制电路依据来自一处理器的金钥读取指令或金钥删除指令中的特定金钥编号以从金钥数据库中读取或删除对应于特定金钥编号的一特定金钥。金钥编号的一特定金钥。金钥编号的一特定金钥。
【技术实现步骤摘要】
用于数据加解密的金钥管理装置及处理器芯片
[0001]本专利技术有关于数据传输，特别是有关于一种用于数据加解密的金钥管理装置及处理器芯片。
技术介绍
[0002]在现今的电脑系统或控制系统中，往往会需要对数据进行数据加解密处理。然而，数据解密的过程往往需要金钥或私钥，当金钥或私钥的数量变多时，金钥管理及保存亦会对使用者造成相当大的困扰。使用者在增加金钥至传统的金钥管理装置时，往往还需要知道金钥的储存位置(例如在特定存储器中的特定位址)，且在读取金钥时亦需要到对应的储存位置才能读取所要的金钥。上述金钥管理方式对使用者来说相当不便。
[0003]因此，需要一种用于数据加解密的金钥管理装置及处理器芯片以解决上述问题。
技术实现思路
[0004]本专利技术提供一种用于数据加解密的金钥管理装置，包括：一静态随机存取存储器；一暂存器；以及一控制电路，用以在该静态随机存取存储器或该暂存器设置一金钥查找表，并管理一金钥数据库，其中该金钥数据库包括静态随机存取存储器及在金钥管理装置外部的一一次性可编程(OTP)存储器，且金钥数据库储存一或多把金钥。金钥查找表包括在金钥数据库的各金钥的金钥编号及元数据。控制电路依据来自一处理器的金钥读取指令或金钥删除指令中的特定金钥编号以从金钥数据库中读取或删除对应于特定金钥编号的一特定金钥。
[0005]在一些实施例中，金钥数据库更包括在该金钥管理装置外部的一快闪存储器。在一些实施例中，在金钥查找表中的各金钥的元数据的属性包括：金钥尺寸、拥有者、安全等级、特权等级、读取属性、废除属性、开机状态及储存位置。元数据中的拥有者的属性对应于处理器或是一加解密装置中多个加解密电路的其中一者。上述加解密电路包括：一进阶加密标准(AES)加解密电路、一金钥杂凑信息认证码(HMAC)加解密电路、一椭圆曲线密码学(ECC)加解密电路、一RSA加解密电路、一随机数产生电路、或其组合。
[0006]在一些实施例中，控制电路由处理器接收一金钥创建指令，其中金钥创建指令包括一新金钥及相应的元数据，其中该新金钥相应的元数据不包括废除属性。当控制电路将新金钥储存至金钥数据库并且在该金钥查找表中新增新金钥相应的元数据后，该控制电路回报该新金钥相应的该金钥编号至处理器。当控制电路判断金钥数据库的剩余储存空间小于新金钥的金钥尺寸或是金钥数据库已达到金钥储存数量的上限，该控制电路回报一储存失败的信息至处理器。
[0007]在一些实施例中，当新金钥的该元数据的安全等级或特权等级已被设定，控制电路将新金钥储存于该金钥数据库中的该OTP存储器。因应于控制电路接收金钥删除指令以删除储存于OTP存储器的特定金钥，控制电路设定在金钥查找表中的特定金钥相应的元数据中的该废除属性以废止特定金钥。
[0008]在一些实施例中，当控制电路废止特定金钥后，控制电路重新计算金钥数据库的剩余储存空间。当控制电路依据该特定金钥的该元数据判断无法读取该金钥读取指令的该特定金钥编号相应的该特定金钥时，该控制电路回报一读取失败信息至处理器。
[0009]本专利技术更提供一种处理器芯片，包括：一处理器；一次性可编程(OTP)存储器；一快闪存储器；以及一金钥管理装置。金钥管理装置电性连接至该处理器、该OTP存储器及该快闪存储器，且金钥管理装置包括：一静态随机存取存储器；一暂存器；以及一控制电路，用以在该静态随机存取存储器或该暂存器设置一金钥查找表，并管理一金钥数据库，其中该金钥数据库包括该静态随机存取存储器及该OTP存储器，且该金钥数据库储存一或多把金钥，其中该金钥查找表包括在该金钥数据库的各金钥的金钥编号及元数据。控制电路依据来自处理器的金钥读取指令或金钥删除指令中的特定金钥编号以从金钥数据库中读取或删除对应于该特定金钥编号的一特定金钥。
附图说明
[0010]图1为本专利技术一实施例中的控制系统的方块图。
[0011]图2A至图2B为依据本专利技术一实施例中创建金钥的操作的示意图。
[0012]图2C至图2D为依据本专利技术一实施例中读取金钥的操作的示意图。
[0013]图2E至图2F为依据本专利技术一实施例中删除金钥的操作的示意图。
[0014]图3为依据本专利技术一实施例中金钥管理装置创建新金钥的流程的示意图。
具体实施方式
[0015]以下说明为完成专利技术的较佳实现方式，其目的在于描述本专利技术的基本精神，但并不用以限定本专利技术。实际的
技术实现思路
必须参考之后的权利要求范围。
[0016]必须了解的是，使用于本说明书中的"包含"、"包括"等词，用以表示存在特定的技术特征、数值、方法步骤、作业处理、器件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、器件、组件，或以上的任意组合。
[0017]于权利要求中使用如"第一"、"第二"、"第三"等词用来修饰权利要求中的器件，并非用来表示之间具有优先权顺序，先行关系，或者是一个器件先于另一个器件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的器件。
[0018]图1为本专利技术一实施例中的控制系统的方块图。
[0019]如图1所示，控制系统10包括一处理器芯片110、一动态随机存取存储器(dynamic random access memory，DRAM)130、一储存装置140、一传输接口150、至少一周边装置160。处理器芯片110及DRAM 130通过汇流排21而互相电性连接。在一些实施例中，汇流排21例如为先进高效能汇流排(Advanced High-Performance Bus，AHB)。传输接口150及周边装置160例如可电性连接至汇流排22，且汇流排21及22之间通过一桥接器(bridge)23进行沟通，其中汇流排22例如可为一先进系统汇流排(Advanced System Bus，ASB)或一先进周边汇流排(Advanced Peripheral Bus，APB)，但本专利技术并不限于此。
[0020]处理器芯片110包括一中央处理器(或微处理器)111、易失性存储器112、快闪存储器113及一次性可编程存储器(one-time programmable(OTP)memory)114、一图形处理单元120、一金钥管理装置170及一加解密装置180。易失性存储器112例如可为一静态随机存取
存储器(static random access memory，SRAM)。快闪存储器113例如可为一NAND快闪存储器。一次性可编程存储器114，例如可称为可编程只读存储器(programmable read-only memory，PROM)，其可利用具有锁定位(lock bit)暂存器的非易失性存储器，例如：快闪存储器、可擦洗可编程只读存储器(erasable programmable read-only memory，EPROM)、或电子可擦洗可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)所实现。...
【技术保护点】
【技术特征摘要】
1.一种用于数据加解密的金钥管理装置，其特征在于，包括：一静态随机存取存储器；一暂存器；以及一控制电路，用以在所述静态随机存取存储器或所述暂存器设置一金钥查找表，并管理一金钥数据库，其中所述金钥数据库包括所述静态随机存取存储器及在所述金钥管理装置外部的一一次性可编程存储器，且所述金钥数据库储存一或多把金钥；其中所述金钥查找表包括在所述金钥数据库的各金钥的金钥编号及元数据；其中，所述控制电路依据来自一处理器的金钥读取指令或金钥删除指令中的特定金钥编号以从所述金钥数据库中读取或删除对应于所述特定金钥编号的一特定金钥。2.根据权利要求1所述的用于数据加解密的金钥管理装置，其特征在于，所述金钥数据库更包括在所述金钥管理装置外部的一快闪存储器。3.根据权利要求1所述的用于数据加解密的金钥管理装置，其特征在于，在所述金钥查找表中的各金钥的所述元数据的属性包括：金钥尺寸、拥有者、安全等级、特权等级、读取属性、废除属性、开机状态及储存位置。4.根据权利要求2所述的用于数据加解密的金钥管理装置，其特征在于，所述元数据中的拥有者的属性对应于所述处理器或是一加解密装置中多个加解密电路的其中一者。5.根据权利要求4所述的用于数据加解密的金钥管理装置，其特征在于，所述加解密电路包括：一进阶加密标准加解密电路、一金钥杂凑信息认证码加解密电路、一椭圆曲线密码学加解密电路、一RSA加解密电路、一随机数产生电路、或其组合。6.根据权利要求2所述的用于数据加解密的金钥管理装置，其特征在于，所述控制电路由所述处理器接收一金钥创建指令，其中所述金钥创建指令包括一新金钥及相应的元数据，其中所述新金钥相应的元数据不包括废除属性；其中，当所述控制电路将所述新金钥储存至所述金...
【专利技术属性】
技术研发人员：李钰珊，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：
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