半导体存储装置制造方法及图纸

根据一实施方式，半导体存储装置具备：第1～第3存储器串，包含第1～第3存储器晶体管；第1～第3位线，连接于第1～第3存储器串；字线，连接于第1～第3存储器晶体管的栅极电极；以及控制电路，对第1～第3存储器晶体管进行编程动作。控制电路在编程动作的第1时点提高第1位线的电压，在比第1时点靠后的第2时点提高字线的电压，在比第1时点靠后的第3时点提高第2位线的电压，在比第2时点及第3时点靠后的第4时点提高第3位线的电压，在比第4时点靠后的第5时点降低字线的电压。点降低字线的电压。点降低字线的电压。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请的引用
[0002]本申请以2019年9月3日申请的现有的日本专利申请第2019-160266号的优先权的利益为基础，且追求其利益，其内容整体通过引用包含在本文中。


[0003]本实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知具备包含存储器晶体管的多个存储器串的半导体存储装置。

技术实现思路

[0005]本专利技术的实施方式提供一种能够适宜地控制的半导体存储装置。
[0006]一实施方式的半导体存储装置具备：第1存储器串，包含第1存储器晶体管；第2存储器串，包含第2存储器晶体管；第3存储器串，包含第3存储器晶体管；第1位线，连接于第1存储器串；第2位线，连接于第2存储器串；第3位线，连接于第3存储器串；字线，连接于第1存储器晶体管、第2存储器晶体管及第3存储器晶体管的栅极电极；以及控制电路，对第1存储器晶体管、第2存储器晶体管及第3存储器晶体管进行编程动作。控制电路在编程动作的第1时点提高第1位线的电压，在比第1时点靠后的第2时点提高字线的电压，在比第1时点靠后的第3时点提高第2位线的电压，在比第2时点及第3时点靠后的第4时点提高第3位线的电压，在比第4时点靠后的第5时点降低字线的电压。
[0007]一实施方式的半导体存储装置具备：存储器晶体管；字线，连接于存储器晶体管的栅极电极；周边电路，对存储器晶体管进行编程动作；以及电源电极，能够对周边电路供给电源电压。周边电路从编程动作的第1时点至第2时点，对字线供给编程电压。在第1时点与第2时点之间的第3时点，电源电极中流通的电流上升，在第3时点与第2时点之间的第4时点，电源电极中流通的电流下降。
[0008]一实施方式的半导体存储装置具备：多个存储器串，包含存储器晶体管；多条位线，连接于多个存储器串；字线，共通连接于多个存储器串中所包含的多个存储器晶体管的栅极电极；以及周边电路，连接于多条位线及字线。周边电路具备：多个第1晶体管，连接于多条位线；第1电压供给线，共通连接于多个第1晶体管；多个第2晶体管，连接于多条位线；第2电压供给线，共通连接于多个第2晶体管；多个锁存电路，连接于多个第1晶体管的栅极电极及多个第2晶体管的栅极电极；以及锁存电路控制线，共通连接于多个锁存电路。在对于存储器晶体管的编程动作的第1时点，将第1电压传输至第1电压供给线，将第2电压传输至第2电压供给线，在比第1时点靠后的第2时点，字线的电压上升，在比第1时点靠后的第3时点，进行锁存电路控制线的上升或下降，在比第2时点及第3时点靠后的第4时点，进行锁存电路控制线的上升或下降，在比第4时点靠后的第5时点，字线的电压下降。
附图说明
[0009]图1是表示存储器系统10的构成的示意性框图。
[0010]图2是表示存储器晶粒MD的构成的示意性框图。
[0011]图3是表示存储单元阵列MCA的构成的示意性电路图。
[0012]图4是表示感测放大器模块SAM的构成的示意性电路图。
[0013]图5是表示感测放大器SA的构成的示意性电路图。
[0014]图6是表示存储器晶粒MD的构成的示意性俯视图。
[0015]图7是表示存储单元阵列MCA的构成的示意性俯视图。
[0016]图8是表示存储单元阵列MCA的构成的示意性剖视图。
[0017]图9是表示存储单元MC的构成的示意性剖视图。
[0018]图10(a)～(c)是用来对记录在存储单元MC中的数据进行说明的示意性图。
[0019]图11是用来对读出动作进行说明的示意性剖视图。
[0020]图12是用来对写入序列进行说明的示意性流程图。
[0021]图13是用来对编程动作进行说明的示意性剖视图。
[0022]图14是用来对验证动作进行说明的示意性剖视图。
[0023]图15是表示在写入序列时供给至选择字线WL的电压的示意性曲线图。
[0024]图16是用来对编程动作进行说明的示意性时序图。
[0025]图17是用来对验证动作进行说明的示意性时序图。
具体实施方式
[0026]其次，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并不意图限定本专利技术地进行表示。
[0027]另外，在本说明书中言及“半导体存储装置”时，存在是指存储器晶粒的情况，也存在是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制晶粒的存储器系统的情况。进而，也存在是指智能手机、平板终端、个人计算机等包含主计算机的构成。
[0028]另外，在本说明书中，在言及第1构成“电连接于”第2构成时，第1构成既可直接连接于第2构成，第1构成也可经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
[0029]另外，在本说明书中，在言及第1构成“连接于”第2构成及第3构成“之间”时，存在是指第1构成、第2构成及第3构成串联连接，且第1构成设置在第2构成及第3构成的电流路径的情况。
[0030]另外，在本说明书中，在言及电路等使2个配线等“导通”时，例如，存在是指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径，且该晶体管等为接通(ON)状态的情况。
[0031][存储器系统10]图1是表示第1实施方式的存储器系统10的构成的示意性框图。
[0032]存储器系统10根据从主计算机20发送的信号，进行用户数据的读出、写入、删除等。存储器系统10例如是存储器芯片、存储卡、SSD或能够存储其它用户数据的系统。存储器系统10具备存储用户数据的多个存储器晶粒MD、以及连接于这些多个存储器晶粒MD及主计
算机20的控制晶粒CD。控制晶粒CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read Only Memory，只读存储器)、ECC(Error Correcting Code，错误校正码)电路等，且进行逻辑地址与实体地址的转换、比特错误检测/订正、耗损平均等处理。
[0033]图2是表示第1实施方式的存储器晶粒MD的构成的示意性框图。图3～图5是表示存储器晶粒MD的部分构成的示意性电路图。
[0034]如图2所示，存储器晶粒MD具备存储数据的存储单元阵列MCA、及连接于存储单元阵列MCA的周边电路PC。
[0035][存储单元阵列MCA]存储单元阵列MCA具备多个存储器块MB。这些多个存储器块MB如图3所示，分别具备多个串单元SU。这些多个串单元SU分别具备多个存储器串MS。这些多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
[0036]存储器串MS具备串联连接于位线BL及源极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第1存储器串，包含第1存储器晶体管；第2存储器串，包含第2存储器晶体管；第3存储器串，包含第3存储器晶体管；第1位线，连接于所述第1存储器串；第2位线，连接于所述第2存储器串；第3位线，连接于所述第3存储器串；字线，连接于所述第1存储器晶体管、所述第2存储器晶体管及所述第3存储器晶体管的栅极电极；以及控制电路，对所述第1存储器晶体管、所述第2存储器晶体管及所述第3存储器晶体管进行编程动作；所述控制电路在所述编程动作的第1时点提高所述第1位线的电压，在比所述第1时点靠后的第2时点提高所述字线的电压，在比所述第1时点靠后的第3时点提高所述第2位线的电压，在比所述第2时点及所述第3时点靠后的第4时点提高所述第3位线的电压，在比所述第4时点靠后的第5时点降低所述字线的电压。2.根据权利要求1所述的半导体存储装置，其中在从所述编程动作的第1时点至第4时点，禁止对于所述第1存储器晶体管的写入。3.一种半导体存储装置，具备：存储器晶体管；字线，连接于所述存储器晶体管的栅极电极；周边电路，对所述存储器晶体管进行编程动作；以及电源电极，能够对所述周边电路供给电源电压；所述周边电路从所述编程动作的第1时点至第2时点，对所述字线供给编程电压，在所述第1时点与所述第2时点之间的第3时点，所述电源电极中流通的电流上升，在所述第3时点与所述第2时点之间的第4时点，所述电源电极中流通的电流下降。4.一种半导体存储装置，具备：多个存储器串，包含存储器晶体管；多条位线，连接于所述多个存储器串；字线，共通连接于所述多个存储器串中所包含的多个存储器晶体管的栅极电极；以及周边电路，连接于...

【专利技术属性】
技术研发人员：木村启太，仲井健理，酒向万里生，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：