一种半导体器件及形成方法技术

本发明专利技术实施例提供了一种半导体器件及形成方法。在本发明专利技术实施例中，通过采用不同的工艺参数多次刻蚀牺牲层，以使所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的位置接近，避免了由于第一凹槽和第二凹槽中的牺牲层的尺寸不同导致的对所述牺牲层的刻蚀速率不同的情况，使得在后续工艺中作为去除隔离层的掩膜的牺牲层在第一凹槽和第二凹槽中的上表面的位置接近，进而可以确保在第一凹槽和第二凹槽中的隔离层的上表面位置接近。由此能够控制在第一凹槽和第二凹槽中形成的PMOS和NMOS的栅极结构承受的阈值电压保持在合理的范围，避免出现电压过大或者过低导致半导体器件失效，能够提高半导体器件的可靠性。能够提高半导体器件的可靠性。能够提高半导体器件的可靠性。

【技术实现步骤摘要】
一种半导体器件及形成方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体器件及形成方法。

技术介绍

[0002]随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的可靠性还需要提高。

技术实现思路

[0003]有鉴于此，本专利技术实施例提供了一种半导体器件及形成方法，以提高半导体器件的可靠性。
[0004]第一方面，本专利技术实施例提供一种半导体器件的形成方法，本专利技术实施例所述的半导体器件的形成方法包括：
[0005]提供前端器件层，所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离；
[0006]在所述隔离层上形成牺牲层，其中，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度接近；
[0007]去除预定区域隔离层，其中，所述预定区域隔离层包含部分未被所述牺牲层覆盖的隔离层。
[0008]进一步地，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度差小于或等于10纳米。
[0009]进一步地，所述预定区域隔离层为高度高于所述牺牲层的隔离层。
[0010]进一步地，所述在所述隔离层上形成牺牲层包括：
[0011]在所述隔离层上形成填充所述第一凹槽和所述第二凹槽的牺牲层；
[0012]交替采用不同的工艺参数多次刻蚀所述牺牲层。
[0013]进一步地，所述交替采用不同的工艺参数多次刻蚀所述牺牲层具体为：
[0014]在等离子体刻蚀工艺中，交替采用不同的脉冲偏置电压刻蚀所述牺牲层。
[0015]进一步地，所述交替采用不同的脉冲偏置电压刻蚀所述牺牲层具体为：
[0016]采用第一脉冲偏置电压刻蚀所述牺牲层，以使所述牺牲层的上表面低于所述隔离层的上表面；
[0017]交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层。
[0018]进一步地，所述交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层具体为：
[0019]采用第二脉冲偏置电压在第一凹槽和第二凹槽中形成聚合物层，所述第二凹槽中的聚合物层的厚度大于所述第一凹槽中的聚合物层的厚度；
[0020]采用第三脉冲偏置电压刻蚀所述聚合物层和所述牺牲层；
[0021]其中所述第二脉冲偏置电压的占空比小于所述第三脉冲偏置电压的占空比。
[0022]进一步地，所述第二脉冲偏置电压的占空比为10％-45％，所述第三脉冲偏置电压的占空比为55％-100％。
[0023]进一步地，所述方法还包括：
[0024]去除所述牺牲层；以及
[0025]在所述第一凹槽和所述第二凹槽中分别形成第一栅极堆叠结构和第二栅极堆叠结构。
[0026]进一步地，所述第一栅极堆叠结构用作P型金属氧化物晶体管的栅极结构；所述第二栅极堆叠结构用作N型金属氧化物晶体管的栅极结构。
[0027]进一步地，所述隔离层包括依次叠置的高K介质层和功函数层。
[0028]进一步地，所述第一凹槽中的功函数层的厚度大于所述第二凹槽中的功函数层的厚度。
[0029]进一步地，所述第一栅极堆叠结构和所述第二栅极堆叠结构的宽度小于30nm。
[0030]另一方面，本专利技术实施例提供一种半导体器件，所述半导体器件包括：
[0031]前端器件层，所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离；
[0032]其中，所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度接近所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度接近通过在所述第一凹槽和所述第二凹槽中形成高度接近的牺牲层实现。
[0033]进一步地，所述第一凹槽和所述第二凹槽中的所述隔离层的上表面的高度差小于或等于10纳米。
[0034]进一步地，所述隔离层包括依次叠置的高K介质层和功函数层。
[0035]进一步地，所述第一凹槽中的功函数层的厚度大于所述第二凹槽中的功函数层的厚度。
[0036]进一步地，所述半导体器件包括：
[0037]第一栅极堆叠结构，形成在所述第一凹槽中；
[0038]第二栅极堆叠结构；形成在所述第二凹槽中。
[0039]进一步地，所述第一栅极堆叠结构用作P型金属氧化物晶体管的栅极结构；所述第二栅极堆叠结构用作N型金属氧化物晶体管的栅极结构。
[0040]在本专利技术实施例中，通过采用不同的工艺参数多次刻蚀牺牲层，以使所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的位置接近，避免了由于第一凹槽和第二凹槽中的牺牲层的尺寸不同导致的对所述牺牲层的刻蚀速率不同的情况，使得在后续工艺中作为去除隔离层的掩膜的牺牲层在第一凹槽和第二凹槽中的上表面的位置接近，进而可以确保在第一凹槽和第二凹槽中的隔离层的上表面位置接近。由此能够控制在第一凹槽和第二凹槽中形成的PMOS和NMOS的栅极结构承受的阈值电压保持在合理的范围，避免出现电压过大或者过低导致半导体器件失效，能够提高半导体器件的可靠性。
附图说明
[0041]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其它目的、特征和优点将更为清楚，在附图中：
[0042]图1-图3是对比例的半导体器件的形成方法的各步骤的示意图；
[0043]图4-图5对比例的半导体器件的形成方法所形成的半导体器件的显微照片；
[0044]图6是本专利技术实施例的半导体器件的形成方法的流程图；
[0045]图7-图15是本专利技术实施例的半导体器件的形成方法的各步骤形成的结构的示意图；
[0046]图16和图17是本专利技术实施例的半导体器件的形成方法所形成的半导体器件的显微照片；
[0047]图18是本专利技术实施例的半导体器件的结构示意图。
具体实施方式
[0048]以下基于实施例对本专利技术进行描述，但是本专利技术并不仅仅限于这些实施例。在下文对本专利技术的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本专利技术。为了避免混淆本专利技术的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
[0049]此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
[0050]除非上下文明确要求，否则在本专利技术的描述中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本专利技术的描述中，除非另有说明，“多层”的含义是两层或两层以上。
[0051]应当明白，当本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，所述方法包括：提供前端器件层，所述前端器件层包括介质层，所述介质层中形成有多个第一凹槽和多个第二凹槽，所述第一凹槽和所述第二凹槽的侧壁和底面上形成有隔离层，所述第一凹槽中的侧壁上的隔离层之间的距离小于所述第二凹槽中的侧壁上的隔离层之间的距离；在所述隔离层上形成牺牲层，其中，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度接近；去除预定区域隔离层，其中，所述预定区域隔离层包含部分未被所述牺牲层覆盖的隔离层。2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一凹槽和所述第二凹槽中的所述牺牲层的上表面的高度差小于或等于10纳米。3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述预定区域隔离层为高度高于所述牺牲层的隔离层。4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述在所述隔离层上形成牺牲层包括：在所述隔离层上形成填充所述第一凹槽和所述第二凹槽的牺牲层；交替采用不同的工艺参数多次刻蚀所述牺牲层。5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述交替采用不同的工艺参数多次刻蚀所述牺牲层具体为：在等离子体刻蚀工艺中，交替采用不同的脉冲偏置电压刻蚀所述牺牲层。6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述交替采用不同的脉冲偏置电压刻蚀所述牺牲层具体为：采用第一脉冲偏置电压刻蚀所述牺牲层，以使所述牺牲层的上表面低于所述隔离层的上表面；交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层。7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述交替采用第二脉冲偏置电压和第三脉冲偏置电压多次刻蚀所述牺牲层具体为：采用第二脉冲偏置电压在第一凹槽和第二凹槽中形成聚合物层，所述第二凹槽中的聚合物层的厚度大于所述第一凹槽中的聚合物层的厚度；采用第三脉冲偏置电压刻蚀所述聚合物层和所述牺牲层；其中所述第二脉冲偏置电压的占空比小于所述第三脉冲偏置电压的占空比。8.根据权利要求6或7所述的半导体器件的形成方法，其特征在于，所述第二脉冲偏置电压的占空比为10％-45％，所述第三脉冲偏置电压的占空比为55％-100％。9...

【专利技术属性】
技术研发人员：陈建，涂武涛，张翼英，张海洋，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：