一种高速算法接口电路结构及其控制方法技术

本发明专利技术涉及一种高速算法接口电路结构及其控制方法，其包括：输入数据帧解析模块、输入控制流缓冲模块、输入数据流缓冲模块、算法模块和输出缓冲模块；输入数据帧解析模块对信号A进行帧结构解析，脱去数据安全防护，生成控制流信号B和数据流信号D；输入控制流缓冲模块和输入数据流缓冲模块分别暂存控制流信号B和数据流信号D，并根据先入先出原则分别弹出信号C和信号E；算法模块根据信号C和信号E启动运算，得到运算结果信号F；输出缓冲模块暂存信号F，并根据先入先出原则弹出信号G。本发明专利技术分别设置控制流和数据流缓冲，可灵活配置控制流与数据流信号，适用于具有高速算法吞吐率和算法运算配置实时改变需求的应用场景。算配置实时改变需求的应用场景。算配置实时改变需求的应用场景。

【技术实现步骤摘要】
一种高速算法接口电路结构及其控制方法


[0001]本专利技术属于集成电路设计领域中高速算法的接口电路设计，具体涉及一种高速算法接口电路结构及其控制方法。

技术介绍

[0002]随着物联网、车联网、5G等新基建浪潮的兴起，集成电路中高性能算法的实现需求愈发迫切。
[0003]高性能算法实现的性能分为模块级性能和系统级性能，模块级性能提升主要依赖于算法方案、算法实现结构的改进，很多专家、学者都对此做了探索，取得显著成效；系统级性能是产品实际使用时直接感受到的算法性能，需要在算法模块实现的基础上协同接口、存储器等资源才能发挥，由于存在通信、接口处理等开销，系统性能总是小于等于模块级性能。
[0004]结合应用特性合理设计高速算法接口电路结构，能够使系统性能逼近甚至等于模块级性能，充分发挥算法模块的性能极限。本专利技术公开一种高速算法接口电路结构及其控制方法，具有高速数据吞吐、灵活算法配置、安全数据传输的特点，适用于具有高速算法吞吐率和算法运算配置实时改变需求的应用场景。

技术实现思路

[0005]本专利技术提供一种高速算法接口电路结构，通过在算法模块外部封装帧解析模块和高速缓冲模块，实现算法运算的输入输出数据高速吞吐，支持算法运算过程中配置参数的灵活改变，帧解析模块所具备的安全数据解扰功能还可以支持输入数据的安全加载，抵抗模板攻击。
[0006]本专利技术提供一种高速算法接口电路结构的控制方法，实现算法运算数据的高速吞吐调度、算法运算配置更改和算法输入数据的安全加载。
[0007]本专利技术提供一种高速算法接口电路结构，由输入数据帧解析模块(100)、输入控制流缓冲模块(101)、输入数据流缓冲模块(102)、算法模块(103)和输出缓冲模块(104)；输入数据帧解析模块(100)对输入信号A进行帧结构解析和数据安全防护解扰，生成控制流信号B和数据流信号D；输入控制流缓冲模块(101)暂存当前输入的控制流信号B，并根据先入先出原则弹出控制流信号C；输入数据流缓冲模块(102)暂存当前输入的数据流信号D，并根据先入先出原则弹出数据流信号E；算法模块(103)根据控制流信号C和数据流信号E启动运算，得到运算结果数据流信号F；输出缓冲模块(104)暂存数据流信号F，并根据先入先出原则弹出输出信号G。
[0008]在一种高速算法接口电路结构中，输入数据帧解析模块(100)具有帧格式解析功能，根据帧头信息对输入信号A进行数据流和控制流信号定位。
[0009]在一种高速算法接口电路结构中，输入数据帧解析模块(100)具有数据安全防护解扰功能，根据帧头信息对输入信号A进行数据流和控制流信号的解扰，解扰方式包括但不
限于随机乱序解扰、固定乱序解扰。
[0010]在一种高速算法接口电路结构中，输入控制流缓冲模块(101)是具有先入先出特征的缓存，所述缓存可以是FIFO或乒乓Buffer。
[0011]在一种高速算法接口电路结构中，输入数据流缓冲模块(102)是具有先入先出特征的缓存，所述缓存可以是FIFO或乒乓Buffer，数据流信号D位宽为M，数据流信号E数据位宽为N，满足N＝k*M，k为正整数。
[0012]在一种高速算法接口电路结构中，算法模块(103)执行算法运算功能。
[0013]在一种高速算法接口电路结构中，输出缓冲模块(104)是具有先入先出特征的缓存，所述缓存可以是FIFO或乒乓Buffer，数据流信号F位宽为M，输出信号G位宽为N，满足N＝k*M，k为正整数。
[0014]根据本专利技术的另一方面，一种高速算法接口电路结构的控制方法如图2所示。
[0015]步骤S1：产生待进行算法运算的输入信号A；
[0016]步骤S2：调用输入数据帧解析模块，生成控制流信号B和数据流信号D；
[0017]步骤S3：判断输入控制流缓冲模块是否溢出，是则执行步骤S4，否则跳转至步骤S5；
[0018]步骤S4：等待新算法运算启动，输入控制流缓冲模块缓存空间释放；
[0019]步骤S5：存储控制流信号B至输入控制流缓冲模块；
[0020]步骤S6：存储数据流信号D至输入数据流缓冲模块；
[0021]步骤S7：读取当前算法运算所需的控制流信号C和数据流信号E；
[0022]步骤S8：根据控制流信号C启动算法模块；
[0023]步骤S9：存储算法运算结果数据流信号F至输出缓冲模块；
[0024]步骤S10：从输出缓冲模块读取算法运算结果信号G。
附图说明
[0025]图1高速算法接口电路结构示意图。
[0026]图2高速算法接口电路结构控制方法流程示意图。
具体实施方式
[0027]为了更清楚地描述本专利技术的技术方案，以下结合附图和具体实施例对本专利技术进行详细的说明。
[0028]如图1所示，一种高速算法接口电路结构，由输入数据帧解析模块(100)、输入控制流缓冲模块(101)、输入数据流缓冲模块(102)、算法模块(103)和输出缓冲模块(104)；输入数据帧解析模块(100)对输入信号A进行帧结构解析和数据安全防护解扰，生成控制流信号B和数据流信号D；输入控制流缓冲模块(101)暂存当前输入的控制流信号B，并根据先入先出原则弹出控制流信号C；输入数据流缓冲模块(102)暂存当前输入的数据流信号D，并根据先入先出原则弹出数据流信号E；算法模块(103)根据控制流信号C和数据流信号E启动运算，得到运算结果数据流信号F；输出缓冲模块(104)暂存数据流信号F，并根据先入先出原则弹出输出信号G。
[0029]本专利技术在高速密码算法实现上进行应用，以国密分组密码算法SM4实现为例，更具
体地介绍高速算法接口电路结构的应用细节。
[0030]步骤S1：产生待进行算法运算的输入信号A，信号A由加解密模式、密码操作模式、明文/密文、密钥等数据加扰封帧后构成。
[0031]步骤S2：调用输入数据帧解析模块，生成控制流信号B和数据流信号D，其中控制流信号B为解扰后的加解密模式、密码操作模式数据，数据流信号D为解扰后的明文/密文、密钥数据构成。
[0032]步骤S3：读取输入控制缓冲模块的状态标识，判断输入控制流缓冲模块是否溢出，是则执行步骤S4，否则跳转至步骤S5。
[0033]步骤S4：等待SM4算法的新一组数据的运算启动，输入控制流缓冲模块缓存空间释放。
[0034]步骤S5、S6：存储控制流信号B至输入控制流缓冲模块，存储数据流信号D至输入数据流缓冲模块。
[0035]步骤S7：读取当前算法运算所需的控制流信号C和数据流信号E，其中控制流信号C为32bit位宽的加解密模式和密码操作模式配置参数，数据流信号E为128bit位宽的明文/密文、128bit位宽的密钥数据。
[0036]步骤S8：根据控制流信号C启动算法模块，执行ECB/CBC/CFB/OFB/CTR等密码操作模式和加密/解密等运算模式。
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【技术保护点】

【技术特征摘要】
1.一种高速算法接口电路结构，其特征在于，包括：输入数据帧解析模块(100)、输入控制流缓冲模块(101)、输入数据流缓冲模块(102)、算法模块(103)和输出缓冲模块(104)；输入数据帧解析模块(100)对输入信号A进行帧结构解析和数据安全防护解扰，生成控制流信号B和数据流信号D；输入控制流缓冲模块(101)暂存当前输入的控制流信号B，并根据先入先出原则弹出控制流信号C；输入数据流缓冲模块(102)暂存当前输入的数据流信号D，并根据先入先出原则弹出数据流信号E；算法模块(103)根据控制流信号C和数据流信号E启动运算，得到运算结果数据流信号F；输出缓冲模块(104)暂存数据流信号F，并根据先入先出原则弹出输出信号G。2.根据权利要求1所述的一种高速算法接口电路结构，其特征在于所述输入数据帧解析模块(100)具有帧格式解析功能，根据帧头信息对输入信号A进行数据流和控制流信号定位。3.根据权利要求1所述的一种高速算法接口电路结构，其特征在于所述输入数据帧解析模块(100)具有数据安全防护解扰功能，根据帧头信息对输入信号A进行数据流和控制流信号的解扰，解扰方式包括但不限于随机乱序解扰、固定乱序解扰。4.根据权利要求1所述的一种高速算法接口电路结构，其特征在于所述输入控制流缓冲模块(101)是具有先入先出特征的缓存，所述缓存可以是FIFO或乒乓Buffer。5.根据权利要求1所...

【专利技术属性】
技术研发人员：何宁宁，刘戬，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：