一种双裕度DSP防复位锁死电路制造技术

本发明专利技术涉及一种双裕度DSP防锁死电路，包括：主DSP电路、备DSP电路、JTAG口电路、晶振电路、看门狗电路、CPLD电路。当JTAG口连接烧写器时，无论备CPU复位信号RES与看门狗复位信号RESET，都不会使主DSP复位，防止DSP烧写时锁死。当JTAG口未连接烧写器时，RES与RESET任意一个信号都可使RST信号为低电平，复位主DSP。本发明专利技术的电路避免了双裕度DSP电路，人为操作失误导致DSP锁死，简单可靠。简单可靠。简单可靠。

【技术实现步骤摘要】
一种双裕度DSP防复位锁死电路


[0001]本专利技术属于双裕度DSP应用
，涉及一种DSP防锁死电路，具体涉及一种双裕度DSP烧写防锁死电路。

技术介绍

[0002]在双裕度DSP应用
，为防止DSP程序跑飞，保证系统正常运行，需要有外部硬件看门狗电路。为保证双裕度DSP的主备DSP工作正常，主备DSP间会有复位信号。
[0003]在正常情况下程序会有喂狗信号输出，看门狗电路不会输出复位信号。同时主备DSP如果握手正常，备DSP也不会输出复位信号。当主DSP烧写程序时，不能继续输出喂狗信号及握手信号，此时看门狗及备DSP都会输出复位信号，导致主DSP锁死。
[0004]因此传统双裕度DSP烧写程序时，需要通过跳线将复位信号屏蔽。这种方式操作复杂，且若出现人为疏忽，在未屏蔽复位信号时烧写程序，会导致DSP锁死的情况发生，且跳线经长时间使用后，会存在接触不良等故障，导致复位信号未有效屏蔽。

技术实现思路

[0005]本专利技术的目的在于，针对上述问题，本专利技术提出了一种安全可靠的双裕度DSP防复位锁死电路，避免了人为错误或器件失效导致的复位信号屏蔽失效，导致DSP烧写程序时锁死问题。
[0006]本专利技术技术方案：
[0007]一种双裕度DSP防复位锁死电路，包括：主DSP电路、备DSP电路、JTAG口电路、晶振电路、看门狗电路、CPLD电路；
[0008]其特征在于：在主DSP电路烧写程序过程中，晶振电路产生的晶振信号CLK接入CPLD电路后，看门狗电路向CPLD电路输出复位信号RESET，备DSP电路向CPLD电路输出复位信号RES，JTAG口电路向CPLD电路输出TCK信号，这些信号在CPLD电路内逻辑处理后，向主DSP电路输出主DSP复位信号RST。
[0009]其特征在于，所述CPLD电路，包括计数器U1、或门U2、D触发器U3、或门U4、与门U5、非门U6；其中，TCK信号输入计数器U1的CLK引脚；计数器U1的四路输出信号QA-QD连接或门U2的输入；或门U2的输出连接D触发器U3的D引脚；晶振电路产生的晶振信号CLK连接D触发器U3的ENA引脚；晶振电路产生晶振信号CLK经非门U6后连接计数器U1的清零引脚CLRN；D触发器U3的输出引脚Q连接或门U4的输入脚；备DSP电路的复位信号RES和看门狗电路的复位信号RESET经与门U5后连接或门U4的另一个输入脚；或门U4输出复位信号RST。
[0010]其特征在于，当JTAG口电路连接烧写器时，JTAG口电路的TCK信号输入计数器U1，此时计数器U1的CLK引脚有时钟信号，QA-QD至少有一个引脚输出高电平，经过或门U4后输出高电平到D触发器U3的D引脚；晶振电路输出CLK信号，CLK信号使D触发器U3的Q引脚输出D引脚的高电平；此时或门U4的一个输入为高电平，无论看门狗电路的复位信号REST和备DSP电路的复位信号是高电平还是低电平，输出信号RST只能为高电平，主DSP电路不能被复位，
保证主DSP电路在烧写程序时，无复位信号，程序烧写时主DSP不会因为复位信号被锁死。
[0011]其特征在于，所述JTAG口电路的TCK信号为10MHZ时钟信号。
[0012]其特征在于，所述晶振电路输出1MHZ的CLK信号。
[0013]其特征在于，当JTAG口电路未连接烧写器时，此时计数器U1的CLK引脚无时钟信号，晶振电路输出的CLK信号使计数器U1计数清零，QA-QD输出低电平，经过或门U4后输出低电平到D触发器U3的D引脚，晶振电路输出CLK信号，CLK信号使D触发器U3的Q引脚输出D引脚的低电平；或门U4的输出信号RST与看门狗电路的复位信号REST和备DSP电路的复位信号RES状态有关，主DSP电路能够被复位。
[0014]其特征在于，所述晶振电路输出1MHZ的CLK信号。
[0015]其特征在于，RESET和RES任意一个信号有效时，主DSP电路被复位。
[0016]专利技术的有益效果：
[0017]上述电路无跳线或切换开关等器件，烧写程序时不需要复杂的操作。避免了人为错误或器件失效导致的复位信号屏蔽失效，导致DSP烧写程序时锁死。本电路可以通过现有系统中器件实现，无需增加新器件。减小了设计更改难度，降低了电路设计成本。
附图说明
[0018]图1双裕度DSP防复位锁死电路原理图
[0019]图2CPLD电路逻辑原理图
具体实施方式
[0020]下面结合附图和实施例对本专利技术的连接结构进行详细说明。
[0021]如图1所示，本专利技术的双裕度DSP防复位锁死电路，包括：主DSP电路、备DSP电路、JTAG口电路、晶振电路、看门狗电路、CPLD电路；在主DSP电路烧写程序过程中，晶振电路产生晶振信号CLK，接入CPLD电路，看门狗电路向CPLD电路输出复位信号RESET，备DSP电路向CPLD电路输出复位信号RES、JTAG口电路向CPLD电路输出TCK信号，这些信号在CPLD电路内逻辑处理后，向主DSP电路输出主DSP复位信号RST。
[0022]如图2所示，CPLD电路，包括计数器U1、或门U2、D触发器U3、或门U4、与门U5、非门U6；其中，TCK信号输入计数器U1的CLK引脚；计数器U1的四路输出信号QA-QD连接或门U2的输入；或门U2的输出连接D触发器U3的D引脚；晶振电路产生的晶振信号CLK连接D触发器U3的ENA引脚；晶振电路产生晶振信号CLK经非门U6后连接计数器U1的清零引脚CLRN；D触发器U3的输出引脚Q连接或门U4的输入脚；备DSP电路的复位信号RES和看门狗电路的复位信号RESET经与门U5后连接或门U4的另一个输入脚；或门U4输出复位信号RST。
[0023]当JTAG口电路连接烧写器时，JTAG口电路的TCK信号为10MHZ时钟信号，此时计数器U1的CLK引脚有时钟信号，QA-QD至少有一个引脚输出高电平，经过或门U4后输出高电平到D触发器U3的D引脚；晶振电路输出1MHZ的CLK信号，CLK信号使D触发器U3的Q引脚输出D引脚的高电平；此时或门U4的一个输入为高电平，无论看门狗电路的复位信号REST和备DSP电路的复位信号是高电平还是低电平，输出信号RST只能为高电平，主DSP电路不能被复位，保证主DSP电路在烧写程序时，无复位信号，程序烧写时主DSP不会因为复位信号被锁死。
[0024]当JTAG口电路未连接烧写器时，此时计数器U1的CLK引脚无时钟信号，晶振电路输
出的CLK信号使计数器U1计数清零，QA-QD输出低电平，经过或门U4后输出低电平到D触发器U3的D引脚，晶振电路输出1MHZ的CLK信号，CLK信号使D触发器U3的Q引脚输出D引脚的低电平；或门U4的输出信号RST与看门狗电路的复位信号REST和备DSP电路的复位信号RES状态有关，主DSP电路能够被复位，RESET和RES任意一个信号有效时，主DSP电路被复位。
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【技术保护点】

【技术特征摘要】
1.一种双裕度DSP防复位锁死电路，包括：主DSP电路、备DSP电路、JTAG口电路、晶振电路、看门狗电路、CPLD电路；其特征在于，在主DSP电路烧写程序过程中，晶振电路产生的晶振信号CLK接入CPLD电路后，看门狗电路向CPLD电路输出复位信号RESET，备DSP电路向CPLD电路输出复位信号RES，JTAG口电路向CPLD电路输出TCK信号，这些信号在CPLD电路内逻辑处理后，向主DSP电路输出主DSP复位信号RST。2.如权利要求1所述的一种双裕度DSP防复位锁死电路，其特征在于，所述CPLD电路，包括计数器U1、或门U2、D触发器U3、或门U4、与门U5、非门U6；其中，TCK信号输入计数器U1的CLK引脚；计数器U1的四路输出信号QA-QD连接或门U2的输入；或门U2的输出连接D触发器U3的D引脚；晶振电路产生的晶振信号CLK连接D触发器U3的ENA引脚；晶振电路产生晶振信号CLK经非门U6后连接计数器U1的清零引脚CLRN；D触发器U3的输出引脚Q连接或门U4的输入脚；备DSP电路的复位信号RES和看门狗电路的复位信号RESET经与门U5后连接或门U4的另一个输入脚；或门U4输出复位信号RST。3.如权利要求2所述的一种双裕度DSP防复位锁死电路，其特征在于，当JTAG口电路连接烧写器时，JTAG口电路的TCK信号输入计数器U1，此时计数器U1的CLK引脚有时钟信号，QA-QD至少有一个引脚输出高电平，经过或门U4后输出高...

【专利技术属性】
技术研发人员：葛帅，李阳阳，郝琪伟，
申请(专利权)人：天津航空机电有限公司，
类型：发明
国别省市：