一种用于测试FPGA设计的跨时钟域信号同步的方法技术

本申请公开了一种用于测试FPGA设计的跨时钟域信号同步的方法及电路，用以解决现有技术中FPGA设计的跨时钟域信号同步失败错误不容易定位的问题。该方法包括：将被同步信号在源时钟域数据变化情况记录在被同步信号数据上升沿检测和计数模块；通过计数结果跨时钟同步模块将同步后的记录数据发送给计数结果比较及报警模块；将所述被同步信号在目的时钟域数据变化情况记录在同步后信号数据上升沿检测和计数模块中，并将所述记录数据发送给所述计数结果比较及报警模块；设置等待时间阈值，在等待时间阈值个数的单位时间内比较所述同步后信号数据上升沿检测和计数模块和计数结果跨时钟域同步模块各自的记录数据是否一致。果跨时钟域同步模块各自的记录数据是否一致。果跨时钟域同步模块各自的记录数据是否一致。

【技术实现步骤摘要】
一种用于测试FPGA设计的跨时钟域信号同步的方法


[0001]本申请涉及FPGA设计领域，尤其涉及一种用于测试FPGA设计的跨时钟域信号同步的方法及电路。

技术介绍

[0002]目前，电子信息技术产业发展迅速，对于专用芯片的性能要求越来越高，在集成电路技术迅速进步的同时，集成电路的复杂程度呈指数增加，研发生产周期大幅延长，不能很好的适应多变的市场需求。
[0003]FPGA提供了一种可以灵活实现电路的方法，平衡了产品研发周期和产品性能之间的矛盾。由于FPGA设计功能的复杂度上升，设计中会同时使用多个时钟驱动设计，经常需要进行跨时钟域信号同步，而这种同步经常因为设计者对不同时钟频率、相位理解的误差导致同步失败，并且这种同步失败的错误非常不容易发现，不利于设计功能的正确实现。

技术实现思路

[0004]本申请实施例提供一种用于测试FPGA设计的跨时钟域信号同步的方法及电路，用以解决现有技术中FPGA设计的跨时钟域信号同步失败错误不容易定位的问题。
[0005]本申请实施例提供一种用于FPGA设计的跨时钟域信号同步的方法，包括：
[0006]将被同步信号在源时钟域数据变化情况记录在被同步信号数据上升沿检测和计数模块中；
[0007]通过计数结果跨时钟域同步模块将记录在所述被同步信号数据上升沿检测和计数模块中的所述源时钟域数据变化情况同步至所述目的时钟域，并将同步后的记录数据发送给计数结果比较及报警模块；
[0008]将所述被同步信号在目的时钟域数据变化情况记录在同步后信号数据上升沿检测和计数模块中，并将所述记录数据发送给所述计数结果比较及报警模块；
[0009]设置等待时间阈值，在收到所述计数结果跨时钟域同步模块和同步后信号数据上升沿检测和计数模块发送的所述记录数据后，在所述等待时间阈值个数的单位时间内比较所述同步后信号数据上升沿检测和计数模块和所述计数结果跨时钟域同步模块各自的所述记录数据是否一致。
[0010]通过比较同步后信号数据上升沿检测和计数模块和计数结果跨时钟域同步模块中各自的记录数据是否一致，定位跨时钟域信号同步失败的错误。
[0011]可选地，在所述将被同步信号在源时钟域数据变化情况记录在被同步信号数据上升沿检测和计数模块中之前，所述方法还包括：
[0012]在所述源时钟域中检测所述被同步信号的数据上升沿，在检测到所述数据上升沿后将计数器值加1。
[0013]能够得到在源时钟域检测到多少个数据上升沿。
[0014]可选地，在所述将所述被同步信号在目的时钟域数据变化情况记录在同步后信号
数据上升沿检测和计数模块中，并将所述记录数据发送给计数结果比较及报警模块之前，所述方法还包括：
[0015]在所述目的时钟域中检测信号被同步后的数据上升沿，在检测到所述数据上升沿后将计数器值加1。
[0016]能够得到在目的时钟域检测到多少个数据上升沿。
[0017]可选地，所述通过计数结果跨时钟域同步模块将记录在所述被同步信号数据上升沿检测和计数模块中的所述源时钟域数据变化情况同步至所述目的时钟域，并将同步后的记录数据发送给计数结果比较及报警模块，具体包括：
[0018]将所述被同步信号数据上升沿检测和计数模块中记录的数值同步至所述目的时钟域，并将所述数据变化情况发送给所述计数结果比较及报警模块。
[0019]可选地，所述方法还包括：
[0020]将所述计数器的数据变化情况记录在所述被同步信号数据上升沿检测和计数模块中。
[0021]可选地，所述方法还包括：
[0022]将所述计数器的数据变化情况记录在所述同步后信号数据上升沿检测和计数模块中。
[0023]可选地，所述设置等待时间阈值，具体包括：
[0024]根据所述源时钟域信号的周期和所述目的时钟域信号的周期之间的比例关系，设置等待时间阈值。
[0025]可选地，在所述等待时间阈值个数的单位时间内比较所述同步后信号数据上升沿检测和计数模块和所述计数结果跨时钟域同步模块各自的所述记录数据是否一致，所述方法还包括：
[0026]若所述记录数据一致，则所述源时钟域与所述目的时钟域同步，所述计数结果比较及报警模块继续在等待时间阈值个数的单位时间内比较所述同步后信号数据上升沿检测和计数模块和所述计数结果跨时钟域同步模块各自的所述记录数据。
[0027]可选地，在所述等待时间阈值个数的单位时间内比较所述同步后信号数据上升沿检测和计数模块和所述计数结果跨时钟域同步模块各自的所述记录数据是否一致之后，所述方法还包括：
[0028]若所述记录数据不一致，则所述计数结果比较及报警模块发出报警信号。
[0029]本申请实施例提供一种用于测试FPGA设计的跨时钟域信号同步的电路，包括：
[0030]被同步信号数据上升沿检测和计数模块，记录被同步信号在源时钟域数据变化情况；
[0031]同步后信号数据上升沿检测和计数模块，记录同步后信号在目的时钟域数据变化情况；
[0032]计数结果跨时钟域同步模块，将记录在所述被同步信号检测和计数模块中的所述源时钟域数据变化情况同步至所述目的时钟域；
[0033]计数结果比较及报警模块，比较所述同步后信号检测和计数模块和所述计数结果跨时钟域同步模块各自的所述记录数据是否一致。
附图说明
[0034]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0035]图1为本申请实施例提供的一种用于FPGA设计的跨时钟域信号同步的方法过程示意图。
具体实施方式
[0036]为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本申请技术方案进行清楚、完整的描述。显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0037]针对
技术介绍
中的问题，本申请提出一种用于测试FPGA设计的跨时钟域信号同步的方法，可通过比较同步后信号数据上升沿检测和计数模块和计数结果跨时钟域同步模块中的记录数据是否一致，能够定位跨时钟域信号同步失败的错误，以保证用户设计的功能能够正确实现。
[0038]以下结合附图，详细说明本申请各实施例提供的技术方案。
[0039]图1为本申请实施例提供的一种用于测试FPGA设计的跨时钟域信号同步的方法过程示意图，可以包括以下步骤：
[0040]S101：将被同步信号在源时钟域数据变化情况记录在被同步信号数据上升沿检测和计数模块中；
[0041]S102：通过计数结果跨时钟域同步模块将记录在所述被同步信号数据上升沿检测和计数模块中的所述源时钟域数据变化情况同步至所述目的时钟域，并将同步后的记录数据本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于测试FPGA设计的跨时钟域信号同步的方法，其特征在于，包括：将被同步信号在源时钟域数据变化情况记录在被同步信号数据上升沿检测和计数模块中；通过计数结果跨时钟域同步模块将记录在所述被同步信号数据上升沿检测和计数模块中的所述源时钟域数据变化情况同步至所述目的时钟域，并将同步后的记录数据发送给计数结果比较及报警模块；将所述被同步信号在目的时钟域数据变化情况记录在同步后信号数据上升沿检测和计数模块中，并将所述记录数据发送给所述计数结果比较及报警模块；设置等待时间阈值，在收到所述计数结果跨时钟域同步模块和同步后信号数据上升沿检测和计数模块发送的所述记录数据后，在所述等待时间阈值个数的单位时间内比较所述同步后信号数据上升沿检测和计数模块和所述计数结果跨时钟域同步模块各自的所述记录数据是否一致。2.根据权利要求1所述的方法，其特征在于，在所述将被同步信号在源时钟域数据变化情况记录在被同步信号数据上升沿检测和计数模块中之前，所述方法还包括：在所述源时钟域中检测所述被同步信号的数据上升沿，在检测到所述数据上升沿后将计数器值加1。3.根据权利要求1所述的方法，其特征在于，在所述将所述被同步信号在目的时钟域数据变化情况记录在同步后信号数据上升沿检测和计数模块中，并将所述记录数据发送给计数结果比较及报警模块之前，所述方法还包括：在所述目的时钟域中检测信号被同步后的数据上升沿，在检测到所述数据上升沿后将计数器值加1。4.根据权利要求2所述的方法，其特征在于，所述通过计数结果跨时钟域同步模块将记录在所述被同步信号数据上升沿检测和计数模块中的所述源时钟域数据变化情况同步至所述目的时钟域，并将同步后的记录数据发送给计数结果比较及报警模块具体包括：将所述被同步信号数据上升沿检测和计数模块中记录的数值同步至所述目的时钟域，并将所述数据变化情况发送给所述计数结果比较及报警...

【专利技术属性】
技术研发人员：赵鑫鑫，姜凯，刘强，李朋，
申请(专利权)人：济南浪潮高新科技投资发展有限公司，
类型：发明
国别省市：