共集成的垂直构造的电容性元件以及制造过程制造技术

在此公开了共集成的垂直构造的电容性元件以及制造过程。在半导体衬底中形成第一阱和第二阱。分别在第一和第二阱中的第一和第二沟槽各自垂直延伸并且包括由第一绝缘层绝缘的中心导体。在半导体衬底的顶表面上形成第二绝缘层。选择性地减薄第二沟槽之上的第二绝缘层。多晶硅层被沉积在第二绝缘层上，并且然后被光刻图案化以形成：第一阱之上的第一多晶硅部分，其电连接到第一沟槽的中心导体以形成第一电容器板，第二电容器板由第一阱形成；以及第二阱之上的第二多晶硅部分，其形成存储器单元的浮置栅极晶体管的浮置栅极电极，存储器单元具有存取晶体管，存取晶体管的控制栅极由第二沟槽的中心导体形成。二沟槽的中心导体形成。二沟槽的中心导体形成。

【技术实现步骤摘要】
共集成的垂直构造的电容性元件以及制造过程


[0001]实施例和实施方式涉及集成电路，并且特别地涉及电容性元件(诸如垂直构造的电容性元件)与高压MOS晶体管和存储器单元的过程共集成。

技术介绍

[0002]诸如电荷存储电容器的电容性元件通常是集成电路架构中的庞大部件。
[0003]此外，集成电路部件制造过程步骤通常数量众多并且昂贵，并且限制了仅专用于制造单个元件或单个类型的元件的实施步骤。
[0004]因此，期望增加集成电路电容性元件架构的每单位面积的电容，并且与集成电路的其他部件的生产相结合地实施其制造步骤。

技术实现思路

[0005]在一个实施例中，一种方法包括：在半导体衬底中形成第一阱和第二阱；在第一阱中形成第一沟槽，并且在第二阱中形成第二沟槽，其中第一沟槽和第二沟槽中的每个垂直延伸，并且包括由第一绝缘层绝缘的中心导体；在半导体衬底的顶表面上形成具有第一厚度的第二绝缘层；将第二沟槽之上的第二绝缘层减薄到小于第一厚度的第二厚度；在第二绝缘层上沉积第一多晶硅层；对第一多晶硅层进行光刻图案化以形成：在第一阱之上的第一多晶硅部分，所述第一多晶硅部分电连接到第一沟槽的中心导体以形成电容器的第一板，电容器的第二板由第一阱形成；以及在第二阱之上的第二多晶硅部分，所述第二多晶硅部分形成存储器单元的浮置栅极晶体管的浮置栅极电极，存储器单元具有存取晶体管，存取晶体管的控制栅极由第二沟槽的中心导体形成。
[0006]在一个实施例中，一种集成电路包括：半导体衬底；由半导体衬底支撑的电容器；以及由半导体衬底支撑的存储器单元。电容器包括：第一阱，在半导体衬底中，形成电容器的第一板；第一沟槽，垂直延伸到第一阱中，所述第一沟槽包括通过第一绝缘层与第一阱绝缘的第一中心导体；第二绝缘层，在半导体衬底的所述第一阱之上的顶表面上，所述第二绝缘层具有第一厚度；以及在第二绝缘层上的第一导电材料层，所述第一导电材料层电连接到第一中心导体，其中第一导电材料层和第一中心导体形成电容器的第二板。存储器单元包括：第二阱，在半导体衬底中；第二沟槽，垂直延伸到第二阱中，所述第二沟槽包括通过第三绝缘层与第二阱绝缘的第二中心导体，其中第二中心导体形成存储器单元的存取晶体管的栅极电极；第四绝缘层，在半导体衬底的所述第二阱之上的顶表面上，所述第四绝缘层具有小于第一厚度的第二厚度；以及第二导电材料层，在第四绝缘层上，其中第二导电材料层形成存储器单元的浮置栅极晶体管的浮置栅极电极。
[0007]在一个实施例中，一种方法包括：在半导体衬底中形成第一阱和第二阱；形成垂直延伸到所述第一阱中的第一沟槽和垂直延伸到所述第二阱中的第二沟槽；在所述第一和第二沟槽的侧部和底部上形成绝缘覆层；在所述第一和第二沟槽的中心部分中形成导电材料；在半导体衬底的顶侧上形成第一绝缘层；选择性地减薄第二阱之上的第一绝缘层；形成
覆盖第一绝缘层的第一导电层；对第一导电层进行光刻图案化，以在第一阱之上形成第一导电部分，并且在第二阱之上形成第二导电部分；形成覆盖第二绝缘层的第二导电层；对第二导电层和第二导电部分进行光刻图案化，以在第一阱之上形成第三导电部分，并且在第二阱之上形成用于存储器单元的浮置栅极晶体管的控制栅极电极和浮置栅极电极；其中第二沟槽的中心部分形成用于存储器单元的存取晶体管的控制栅极电极；将第一沟槽中的中心部分电耦合到第一导电部分，以形成电容性元件的第一电极；以及将第一阱和第三导电部分电耦合以形成电容性元件的第二电极。
附图说明
[0008]通过检查完全非限制性的实施例和实施方式的详细描述以及附图，本专利技术的其他优点和特征将变得明显，其中：
[0009]图1示意性地图示了电容性元件的一个实施例；
[0010]图2示意性地示出了电容性元件的另一个实施例；
[0011]图3A示出了图1和图2的电容性元件的等效电路图；
[0012]图3B示出了存储器单元的等效电路图；
[0013]图4A-图4J图示了用于将电容性元件(图1-图2)、存储器单元和高压MOS晶体管共集成在公共衬底上的制造过程的步骤；
[0014]图5示意性地图示了电容性元件的另一个实施例；
[0015]图6A示出了图5的电容性元件的等效电路图；
[0016]图6B示出了存储器单元的等效电路图；以及
[0017]图7A-图7J图示了用于将电容性元件(图5)、存储器单元和高压MOS晶体管共集成在公共衬底上的制造过程的步骤。
具体实施方式
[0018]现在参考图1，其示意性地图示了电容性元件C的一个实施例。电容性元件C形成在掺杂有第一导电类型(例如，p型)的半导体衬底1之中和之上。阱3通过掺杂有第二导电类型(例如，n型，并且在本领域中被称为NISO层)的掩埋层2与衬底1垂直绝缘。阱3在横向上由同样掺杂有第二导电类型的接触区域4界定并且与衬底1绝缘，其中接触区域从正面10延伸到掩埋层2。该结构是众所周知的三阱架构技术。阱3还包括从正面10延伸到阱中的沟槽TR。每个沟槽TR可以包括在阱3中的注入区域8，注入区域掺杂有第二导电类型并且位于沟槽的底部和掩埋层2之间。沟槽TR由导电材料制成的中心部分5填充，中心部分通过绝缘层7与阱3绝缘。例如，中心部分5可以由多晶的硅(多晶硅)制成，并且绝缘层7可以由氧化硅或另一种合适的电介质材料制成。在正面10上，并且在阱3上方，形成包括第一绝缘层17、第一导电层15、第二绝缘层27和第二导电层25的堆叠。第一导电层15和第二导电层25可以例如由掺杂的多晶硅制成。第一绝缘层17可以例如由诸如氧化硅的电介质材料制成。第二绝缘层27可以例如由硅氧化物-氮化物-氧化物(ONO)电介质材料制成。
[0019]电容性元件C的第一电极E1由每个沟槽TR的导电中心部分5和第一导电层15形成，第一导电层15使用过孔和/或金属连接迹线电连接到导电中心部分5。电容性元件C的第二电极E2由第二导电层25和阱3形成，阱3使用过孔和/或金属连接迹线电连接到第二导电层
25。
[0020]利用第一导电类型高度掺杂的接触-再分布区域13允许在阱3与例如接触/金属连接迹线之间形成可接受电阻率的接触，该接触/金属连接迹线连接到第二电极E2的第二导电层25。利用第二导电类型高度掺杂的接触-再分布区域13
’
允许在接触区域4与例如接触/金属连接迹线之间形成可接受电阻率的接触，该接触/金属连接迹线连接到第二电极E2的第二导电层25。
[0021]沟槽TR在垂直于图1中所示的横截面平面的方向上纵向延伸。通过这种延伸，沟槽TR可以延伸越过第一绝缘层17的范围，以便允许形成每个沟槽TR的导电中心部分5到第一导电层15的电连接。
[0022]图2示出了不使用三阱架构来界定阱3的备选实施例。根据该实施方式的一个方面，阱3是在衬底1内形成的第一导电类型的掺杂区域。
[0023]图3示出了电容性元件C的等效电路图。
[0024]电容性元件C可以被分解成三个并联的电容性元件的组件。...

【技术保护点】

【技术特征摘要】
1.一种方法，包括：在半导体衬底中形成第一阱和第二阱；在所述第一阱中形成第一沟槽，并且在所述第二阱中形成第二沟槽，其中所述第一沟槽和第二沟槽中的每个沟槽垂直延伸，并且包括由第一绝缘层绝缘的中心导体；在所述半导体衬底的顶表面上形成具有第一厚度的第二绝缘层；将所述第二沟槽之上的所述第二绝缘层减薄到小于所述第一厚度的第二厚度；在所述第二绝缘层上沉积第一多晶硅层；对所述第一多晶硅层进行光刻图案化，以形成：在所述第一阱之上的第一多晶硅部分，所述第一多晶硅部分电连接到所述第一沟槽的所述中心导体以形成电容器的第一板，所述电容器的第二板由所述第一阱形成；以及在所述第二阱之上的第二多晶硅部分，所述第二多晶硅部分形成存储器单元的浮置栅极晶体管的浮置栅极电极，所述存储器单元具有存取晶体管，所述存取晶体管的控制栅极由所述第二沟槽的所述中心导体形成。2.根据权利要求1所述的方法，还包括：在所述半导体衬底中形成第三阱，并且其中对所述第一多晶硅层进行光刻图案化还形成：在所述第三阱之上的第三多晶硅部分，所述第三多晶硅部分形成MOS晶体管的栅极电极。3.根据权利要求2所述的方法，其中所述MOS晶体管是被配置成在6伏至12伏的高压范围上操作的高压MOS晶体管。4.根据权利要求2所述的方法，其中形成所述第二阱和所述第三阱包括：以相同导电类型掺杂所述第二阱和所述第三阱，并且其中形成所述第一阱包括：以相反导电类型掺杂所述第一阱。5.根据权利要求1所述的方法，其中形成所述第二阱包括：以三阱架构将所述第二阱与所述半导体衬底绝缘。6.根据权利要求5所述的方法，其中形成所述第一阱包括：以所述三阱架构将所述第一阱与所述半导体衬底绝缘。7.根据权利要求1所述的方法，其中形成所述第一阱和所述第二阱包括：以相同导电类型掺杂所述第一阱和所述第二阱。8.根据权利要求1所述的方法，其中形成所述第二绝缘层包括：氧化所述衬底的所述顶表面。9.根据权利要求1所述的方法，还包括：在所述第一沟槽和所述第二沟槽中的每个沟槽下方形成掺杂区域，所述第二沟槽下方的掺杂区域形成所述存储器单元的所述存取晶体管的源极区域。10.根据权利要求1所述的方法，还包括：沉积与所述第一多晶硅层绝缘的第二多晶硅层；以及对所述第二多晶硅层进行光刻图案化，以形成：在所述第一多晶硅部分之上的第三多晶硅部分，所述第三多晶硅部分电连接到第一阱以形成所述电容器的所述第二板；以及在所述第二多晶硅部分之上的第四多晶硅部分，所述第四多晶硅部分形成所述存储器
单元的所述浮置栅极晶体管的控制栅极电极。11.根据权利要求1所述的方法，其中所述第一厚度在至的范围内。12.根据权利要求11所述的方法，其中第一多晶硅层具有在至的范围内的厚度。13.一种集成电路，包括：半导体衬底；电容器，包括：第一阱，在所述半导体衬底中，形成所述电容器的第一板；第一沟槽，垂直延伸到所述第一阱中，所述第一沟槽包括通过第一绝缘层与所述第一阱绝缘的第一中心导体；第二绝缘层，在所述半导体衬底的所述第一阱之上的顶表面上，所述第二绝缘层具有第一厚度；以及第一导电材料层，在所述第二绝缘层上，所述第一导电材料层电连接到所述第一中心导体，其中所述第一导电材料层和所述第一中心导体形成所述电容器的第二板；以及存储器单元，包括：第二阱，在所述半导体衬底中；第二沟槽，垂直延伸到所述第二阱中，所述第二沟槽包括通过第三绝缘层与所述第二阱绝缘的第二中心导体，其中所述第二中心导体形成所述存储器单元的存取晶体管的栅极电极；第四绝缘层，在所述半导体衬底的所述第二阱之上的所述顶表面上，所述第四绝缘层具有小于所述第一厚度的第二厚度；以及第二导电材料层，在所述第四绝缘层上，其中所述第二导电材料层形成所述存储器单元的浮置栅极晶体管的浮置栅极电极。14.根据权利要求13所述的集成电路，还包括：MOS晶体管，包括：第三阱，在所述半导体衬底中；第五绝缘层，在所述半导体衬底的所述第三阱之上的所述顶表面上，所述第五绝缘层具有所述第一厚度；以及第三导电材...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：