用于模拟行存取速率确定的设备、系统及方法技术方案

本发明专利技术的实施例涉及用于模拟行存取速率确定的设备、系统及方法。对不同行地址的存取可通过将一或多个接收到的地址存储于堆叠切片中来跟踪。每一切片包含累加器电路，其基于电容器上的电荷而提供电压。当接收行地址时，可将其与存储于所述堆叠中的所述行地址进行比较，且如果存在匹配，那么增加相关联累加器电路中的所述电容器上的所述电荷。每一切片还可包含电压对时间VtoT电路，其可用于识别由所述累加器电路提供的所述电压中的最高电压。可刷新存储于具有所述最高电压的所述切片中的所述行地址。所述行地址。所述行地址。

【技术实现步骤摘要】
用于模拟行存取速率确定的设备、系统及方法


[0001]本申请案涉及存储器单元，且特定来说，涉及用于模拟行存取速率确定的设备、系统及方法。

技术介绍

[0002]信息可作为物理信号(例如，电容元件上的电荷)存储在存储器的个别存储器单元上。存储器可为易失性存储器，且物理信号可随着时间的推移衰减(其可使存储于存储器单元中的信息降级或破坏所述信息)。通过(例如)重写信息以使物理信号恢复到初始值来周期性地刷新存储器单元中的信息可为必要的。
[0003]随着存储器组件尺寸的减小，存储器单元密度大大增加。在周期性地刷新一系列存储器单元的情况下，可实施自动刷新操作。对特定存储器单元或存储器单元群组的重复存取(通常称为
‘
行锤击
’
)可导致附近存储器单元中的数据降级速率增加。识别受行锤击影响的存储器单元并在除自动刷新操作之外的标定刷新操作中刷新所述存储器单元可为合意的。

技术实现思路

[0004]一方面，本申请案涉及一种设备，其包括：外存储器，其经配置以存储行地址且响应于外部地址匹配所述经存储行地址提供匹配信号；及累加器电路，其经配置以响应于所述匹配信号增加电容器上的电荷量。
[0005]另一方面，本申请案涉及一种设备，其包括：多个切片，其经配置以接收外部行地址，每一切片包括：外存储器，其经配置以存储经存储地址且响应于每当所述外部行地址匹配所述经存储地址提供匹配信号；累加器电路，其经配置以提供与提供所述匹配信号的速率成比例的电压；及电压对时间(VtoT)电路，其经配置以确定由所述多个切片中的每一者中的所述累加器电路提供的最高电压及最低电压。
[0006]另一方面，本申请案涉及一种方法，其包括：接收行地址；比较所述行地址与多个外存储器，所述多个外存储器各自经配置以存储经存储地址；响应于所述行地址匹配所述经存储地址增大与所述多个外存储器中的一者相关联的电压；及确定所述多个外存储器中与最大电压相关联的一者。
附图说明
[0007]图1是根据本专利技术的至少一个实施例的半导体装置的框图。
[0008]图2是根据本专利技术的实施例的刷新控制电路的框图。
[0009]图3A到3B分别是根据本专利技术的实施例的堆叠及所述堆叠的切片的框图。
[0010]图4是根据本专利技术的实施例的内容可寻址存储器(CAM)单元的示意图。
[0011]图5是根据本专利技术的实施例的实例累加器电路的示意图。
[0012]图6是根据本专利技术的实施例的电压对时间(VtoT)电路的示意图。
[0013]图7是根据本专利技术的实施例的模拟行存取速率确定方法的流程图。
具体实施方式
[0014]特定实施例的以下描述在性质上仅是示范性的且绝不希望限制本专利技术的范围或其应用或用途。在本系统及方法的实施例的以下详细描述中，参考形成详细描述的一部分且通过所描述的系统及方法可实践于其中的说明特定实施例展示的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践当前揭示的系统及方法，且应理解，可利用其它实施例且可在不背离本专利技术的精神及范围的情况下做出结构及逻辑变化。此外，出于清晰的目的，当特定特征对于所属领域的技术人员来说显而易见时将不论述所述特定特征的详细描述以便不模糊本专利技术的实施例的描述。因此，不应以限制意义看待以下详细描述，且本专利技术的范围仅由所附权利要求书定义。
[0015]存储器装置可包含多个存储器单元。存储器单元可存储信息(例如，作为一或多个位)，且可经组织在字线(行)与位线(列)的相交点处。存储器装置的每一字线可与行地址相关联。当存取给定字线存取时，可提供指示哪一行正被存取的行地址。
[0016]存储器单元中的信息可随着时间的推移衰减。存储器单元可逐行进行刷新以保存存储器单元中的信息。在刷新操作期间，一或多个行中的信息可经重写回到相应行以恢复信息的初始值。对给定行(例如，侵略行)的重复存取可导致附近行(例如，受害行)中的信息衰减速率增加。可刷新受害行作为标定刷新操作的部分。跟踪对存储器的字线的存取以便在受害行中的信息丢失之前执行标定刷新操作可为重要的。以二进制数字(例如，用计数器)跟踪存取可能需要芯片上的相对大量的空间。以需要最小空间及电力量的方式跟踪存取可为合意的。
[0017]本专利技术涉及用于模拟行存取速率确定的设备、系统及方法。当行被存取时，可将其行地址与存储于堆叠(例如，寄存器堆叠、数据存储部件)的外存储器(例如，寄存器)中的行地址进行比较。如果存在匹配，那么可将匹配信号提供到与那个外存储器相关联的累加器电路。累加器电路包含电容器，且响应于所述匹配信号，将一定量的电荷添加到电容器。累加器电路也可允许电荷随着时间的推移从电容器排出。累加器电路可提供基于电容器上的当前电荷的电压。因此，电压可表示存储于相关联外存储器中的行被存取的速率。每一外存储器也可与电压对时间(VtoT)电路相关联，所述VtoT电路可使用由相关联累加器电路提供的电压确定哪些外存储器包含具有最快存取速率及/或最慢存取速率的地址。
[0018]图1是根据本专利技术的至少一个实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成于单个半导体芯片上的DRAM装置。
[0019]半导体装置100包含存储器阵列112。在一些实施例中，存储器阵列112可包含多个存储器存储体。每一存储器存储体包含多根字线WL、多根位线BL及/BL、及布置在多根字线WL与多根位线BL及/BL的相交点处的多个存储器单元MC。字线WL的选择由行控件108执行，且位线BL及/BL的选择可由列控件110执行。在一些实施例中，可存在用于存储器存储体中的每一者的行控件108及列控件110。
[0020]位线BL及/BL耦合到相应感测放大器(SAMP)117。从位线BL或/BL读取的数据由感测放大器SAMP 117放大，且通过互补本地数据线(LIOT/B)、传输门(TG)118及互补主数据线(MIO)传送到读取/写入放大器120。相反，从读取/写入放大器120输出的写入数据通过互补
主数据线MIO、传输门118及互补本地数据线LIOT/B传送到感测放大器117，且经写入于耦合到位线BL或/BL的存储器单元MC中。
[0021]半导体装置100可采用多个外部端子，其包含耦合到命令及地址总线以接收命令及地址的命令及地址(C/A)端子、用以接收时钟CK及/CK的时钟端子、用以提供数据的数据端子DQ及用以接收电力供应器电势VDD、VSS、VDDQ及VSSQ的电力供应器端子。
[0022]时钟端子经供应有经提供到时钟输入电路122的外部时钟CK及/CK。外部时钟可为互补的。时钟输入电路122基于CK及/CK时钟产生内部时钟ICLK。ICLK时钟经提供到命令控件106及内部时钟产生器124。内部时钟产生器124基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于给各个内部电路的操作定时。内部数据时钟LCLK经提供到输入/输出电路126以对包含于输入/输出电路126中的电路操本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：外存储器，其经配置以存储行地址且响应于外部地址匹配所述经存储行地址提供匹配信号；及累加器电路，其经配置以响应于所述匹配信号增加电容器上的电荷量。2.根据权利要求1所述的设备，其中所述累加器电路进一步经配置以随着时间的推移通过泄漏电流减少所述电容器上的所述电荷量。3.根据权利要求1所述的设备，其中所述累加器电路提供与所述外存储器提供所述匹配信号的速率成比例的电压。4.根据权利要求3所述的设备，其进一步包括电压对时间VtoT电路，所述电压对时间VtoT电路经配置以接收命令信号且在接收所述命令信号之后的第一时间提供第一信号且在接收所述命令信号之后的第二时间提供第二信号，其中所述第一时间及所述第二时间与所述电压成比例。5.根据权利要求4所述的设备，其中所述第一时间越短所述电压越高，且其中所述第二时间越短所述电压越低。6.根据权利要求1所述的设备，其中所述外存储器包括多个内容可寻址存储器CAM单元，其各自经配置以存储所述行地址的位且响应于所述行地址的所述经存储位匹配所述外部行地址的相关联位提供位匹配信号。7.根据权利要求6所述的设备，其中所述匹配信号是响应于全部所述位匹配信号都被提供而提供。8.一种设备，其包括：多个切片，其经配置以接收外部行地址，每一切片包括：外存储器，其经配置以存储经存储地址且响应于每当所述外部行地址匹配所述经存储地址提供匹配信号；累加器电路，其经配置以提供与提供所述匹配信号的速率成比例的电压；及电压对时间VtoT电路，其经配置以确定由所述多个切片中的每一者中的所述累加器电路提供的最高电压及最低电压。9.根据权利要求8所述的设备，其进一步包括堆叠逻辑电路，所述堆叠逻辑电路经配置以接收行地址且将其作为所述外部地址提供到所述多个切片，且进一步经配置以从所述多个切片中的每一者接收所述匹配信号且如果未提供匹配信号，那么将所述接收到的行地址存储于所述多个切片中的一者中。10.根据权利要求9所述的设备，其中所述多个切片中的每一者中的所述外存储器经配置以提供具有指示所述外存储器被占用的第一状态及指示所述外存储器未被占用的第二状态的忙碌信号，其中响应于所述多个切片中的至少一者提供处于所述第二状态的所述忙碌信号，将所述接收到的行地址经写入到其中所述忙碌信号处于所述第二状态的所述多个切片中的一者，且其中响应于全部所述多个切片都提供处于所述第一状态的所述忙碌信号，将所述接收到的行地址经写入到与...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：