静态随机存取存储器单元制造技术

本公开提供了静态随机存取存储器(SRAM)单元及存储器结构。根据本公开的一种SRAM单元包括第一上拉栅极全环(GAA)晶体管以及第一下拉GAA晶体管，两者耦接在一起以形成第一反相器、第二上拉GAA晶体管以及第二下拉GAA晶体管，两者耦接在一起以形成第二反相器、第一传输闸GAA晶体管，耦接至第一反相器的输出及第二反相器的输入、第二传输闸GAA晶体管，耦接至第二反相器的输出及第一反相器的输入、第一介电鳍片，设置于第一上拉GAA晶体管与第一下拉GAA晶体管之间、以及第二介电鳍片，设置于第二上拉GAA晶体管与第二下拉GAA晶体管之间。上拉GAA晶体管与第二下拉GAA晶体管之间。上拉GAA晶体管与第二下拉GAA晶体管之间。

【技术实现步骤摘要】
静态随机存取存储器单元


[0001]本公开涉及存储器装置，特别涉及具有SRAM单元的存储器装置。

技术介绍

[0002]半导体集成电路(integrated circuit,IC)工业已经历了指数性的成长。IC的材料及设计在技术上的进步已经产生了好几世代的IC，其中每一代比起前一代，都具有更小、更复杂的电路。在IC发展的过程中，功能密度(functional density,例如：每单位芯片面积的互连装置的数量)通常会增加，而几何尺寸(例如：使用制造工艺所能产生的最小组件(或线路))则会缩小。这种微缩的过程通常会通过提高生产效率及降低相关成本来提供益处。这种微缩也增加了IC工艺及制造的复杂性。
[0003]举例来说，随着集成电路(IC)技术朝着更小的技术节点发展，多重栅极装置已被引入，以通过增加栅极-通道耦合、降低截止状态(off-state)电流、以及降低短通道效应(short-channel effect,SCE)来改善栅极控制。多重栅极装置通常是指所具有的栅极结构或栅极结构的一部分被设置在通道区域的多于一个的侧面上。鳍式场效晶体管(fin-like field effect transistors,FinFET)及栅极全环晶体管(gate-all-around,GAA)(两者亦被称为非平面晶体管)为多重栅极装置的范例，且已成为高性能及低漏电(leakage)应用中颇受欢迎且颇具希望的候选者。FinFET具有举升的(elevated)通道，且通道的多于一个侧面上有栅极围绕(举例来说，自基板延伸的半导体材料的“鳍片”的顶部及侧壁被栅极围绕)。与平面晶体管相比，这种配置提供对通道更好的控制，并大幅降低了SCE(具体来说，通过降低次临界漏电(即，处于“截止”状态的FinFET的源极与漏极之间的耦合))。GAA晶体管所具有的栅极结构可部分地或完全地延伸环绕通道区域，以在两个或更多的侧面提供对通道区域接近的机会。GAA晶体管的通道区域可由纳米线(nanowire)、纳米片(nanosheet)、其他纳米结构、及/或其他合适的结构形成。在一些实施例中，这种通道区域包括垂直堆叠的多个纳米结构(水平延伸，进而提供水平指向的通道)。这种GAA晶体管可被称为垂直堆叠水平GAA(VGAA)晶体管。
[0004]静态随机存取存储器(static random access memory,SRAM)单元(cell)已成为高速通信、高密度存储、影像处理、以及系统单芯片(system-on-chip,SOC)产品中广受欢迎的存储单元(storage unit)。尽管现存的SRAM单元通常已足以满足其预期目的，但它们并非在每个方面都是完全令人满意的。

技术实现思路

[0005]本公开实施例提供一种静态随机存取存储器(SRAM)单元。上述SRAM单元包括第一上拉栅极全环(GAA)晶体管以及第一下拉GAA晶体管，两者耦接在一起以形成第一反相器、第二上拉GAA晶体管以及第二下拉GAA晶体管，两者耦接在一起以形成第二反相器、第一传输闸GAA晶体管，耦接至第一反相器的输出及第二反相器的输入、第二传输闸GAA晶体管，耦接至第二反相器的输出及第一反相器的输入、第一介电鳍片，设置于第一上拉GAA晶体管与
第一下拉GAA晶体管之间、以及第二介电鳍片，设置于第二上拉GAA晶体管与第二下拉GAA晶体管之间。
[0006]本公开实施例提供一种静态随机存取存储器(SRAM)单元。上述SRAM单元包括第一鳍状垂直堆叠，位于第一p型井上、第二鳍状垂直堆叠，位于与第一p型井相邻的n型井上、第三鳍状垂直堆叠，位于n型井上、第四鳍状垂直堆叠，位于与n型井相邻的第二p型井上、第一介电鳍片，位于第一鳍状垂直堆叠与第二鳍状垂直堆叠之间、第二介电鳍片，位于第二鳍状垂直堆叠与第三鳍状垂直堆叠之间、以及第三介电鳍片，位于第三鳍状垂直堆叠与第四鳍状垂直堆叠之间。
[0007]本公开实施例提供一种存储器结构。上述存储器结构包括第一SRAM单元，包括多个第一栅极全环(GAA)晶体管、第二SRAM单元，包括多个第二GAA晶体管、以及介电鳍片，位于第一SRAM单元与第二SRAM单元之间。在此实施例中，第一SRAM单元是上述第二SRAM单元由介电鳍片所划分的镜像。
附图说明
[0008]本公开的实施方式从后续实施方式及附图可更好地理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。亦须强调的是，所附的附图仅出示本专利技术的典型实施例，不应认为是对范围的限制，因为本专利技术亦可适用于其他实施例。
[0009]图1显示SRAM单元的电路示意图。
[0010]图2是根据本公开一些实施例所示的SRAM单元的布局。
[0011]图3是根据本公开一些实施方式所示，图2的布局沿着线段A-A
’
的截面图。
[0012]图4是根据本公开一些实施方式所示，图2的布局沿着线段B-B
’
的截面图。
[0013]图5是根据本公开一些实施方式所示，图2的布局沿着线段C-C
’
的截面图。
[0014]图6是根据本公开一些实施方式所示，图2的布局沿着线段D-D
’
的截面图。
[0015]图7A至图7C是根据本公开一些实施方式所示，介电鳍片的示意截面图。
[0016]图8是根据本公开一些实施例所示，SRAM宏码的简化局部布局。
[0017]附图标记说明：
[0018]100：SRAM单元
[0019]102：第一传输闸晶体管
[0020]104：第二传输闸晶体管
[0021]106：第一上拉晶体管
[0022]108：第二上拉晶体管
[0023]110：第一下拉晶体管
[0024]112：第二下拉晶体管
[0025]114：第一存储节点
[0026]116：第二存储节点
[0027]118：第一反相器
[0028]120：第二反相器
[0029]BL：位元线
[0030]BLB：位元线
[0031]WL：字元线
[0032]CVdd：电压总线
[0033]CVss：接地电位
[0034]200：SRAM单元
[0035]202：第一传输闸晶体管
[0036]204：第二传输闸晶体管
[0037]206：第一上拉晶体管
[0038]208：第二上拉晶体管
[0039]210：第一下拉晶体管
[0040]212：第二下拉晶体管
[0041]222：第一鳍状垂直堆叠
[0042]224：第二鳍状垂直堆叠
[0043]226：第三鳍状垂直堆叠
[0044]228：第四鳍状垂直堆叠
[0045]231：第一介电鳍片
[0046]232：第二介电鳍片
[0047]233：第三介电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静态随机存取存储器单元，包括：一第一上拉栅极全环(GAA)晶体管以及一第一下拉GAA晶体管，两者耦接在一起以形成一第一反相器；一第二上拉GAA晶体管以及一第二下拉GAA晶体管，两者耦接在一起以形成一第二反相器；一第一传输闸GAA晶体管，耦接至上述第一反相器的输出及...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：