半导体器件及其形成方法技术

本公开涉及一种半导体器件，其包括衬底以及位于衬底上的第一间隔件和第二间隔件。半导体器件还包括位于第一间隔件和第二间隔件之间的栅极堆叠。栅极堆叠包括栅极介电层，具有形成在衬底上的第一部分和形成在第一间隔件和第二间隔件上的第二部分；内部栅极，形成在栅极介电层的第一部分和第二部分上；铁电介电层，形成在内部栅极上并且与栅极介电层接触；以及栅电极，位于铁电介电层上。本公开的实施例还涉及形成半导体器件的方法。例还涉及形成半导体器件的方法。例还涉及形成半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本专利技术的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]半导体集成电路(IC)行业经历了指数级增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都比上一代具有更小、更复杂的电路。在IC演进的过程中，功能密度(例如，每芯片面积的互连器件数量)通常增加而几何尺寸(例如，可以使用制造工艺创建的最小的部件或线)减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供益处。

技术实现思路

[0003]本专利技术的实施例提供了一种半导体器件，包括：衬底；第一间隔件和第二间隔件，位于衬底上；以及栅极堆叠，位于第一间隔件和第二间隔件之间，
[0004]栅极堆叠包括：栅极介电层，包括位于衬底上的第一部分和位于第一间隔件和第二间隔件上的第二部分；内部栅极，位于栅极介电层的第一部分和第二部分上；铁电介电层，位于内部栅极上并且与栅极介电层接触；和栅电极，位于铁电介电层上。
[0005]本专利技术的实施例还提供了一种形成半导体器件的方法，包括：形成第一间隔件和第二间隔件；在第一间隔件和第二间隔件之间以及在第一间隔件和第二间隔件的侧壁上沉积栅极介电层；在栅极介电层上形成内部栅极，其中，形成内部栅极包括：在栅极介电层上形成第一金属层；和在第一金属层上选择性地沉积第二金属层；在内部栅极和栅极介电层上沉积铁电介电层；以及在铁电介电层上形成栅电极。
[0006]本专利技术的实施例还提供了一种形成半导体器件的方法，包括：形成鳍；在鳍上形成第一间隔件和第二间隔件；在鳍上以及第一间隔件和第二间隔件的侧壁上沉积栅极介电层；在栅极介电层上形成内部栅极，其中，形成内部栅极包括：在栅极介电层上沉积第一金属层；在第一金属层的部分上形成阻挡层；去除第一金属层的未被阻挡层覆盖的部分；去除阻挡层；和在第一金属层上选择性地沉积第二金属层；回蚀刻栅极介电层；在内部栅极和栅极介电层上沉积铁电介电层；以及在铁电介电层上形成栅电极。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0008]图1是根据一些实施例的并入铁电介电材料的半导体器件的截面图。
[0009]图2是根据一些实施例的用于形成选择性沉积的内部栅极的方法的流程图。
[0010]图3A至图3E是根据一些实施例的半导体结构的截面图。
具体实施方式
[0011]下面的公开内容提供了用于实现本专利技术的不同部件的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例而不旨在限制本公开。例如，在下面的描述中，在第二部件上方或之上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件以使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各种实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
[0012]此外，在本文中可能使用空间相关术语(例如“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个元件或部件相对于另一个(一些)元件或部件的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相对描述符同样可以被相应地解释。
[0013]如本文中所使用的首字母缩写词“FET”是指场效应晶体管。FET的一个示例是金属氧化物半导体场效应晶体管(MOSFET)。MOSFET可以例如是(i)在衬底(诸如半导体晶圆)的平坦表面之内和之上构建的平面结构，或者(ii)利用垂直结构构建的平面结构。
[0014]术语“FinFET”是指形成在鳍上方的FET，鳍相对于晶圆的平坦表面垂直取向。
[0015]“S/D”是指形成FET的两个端子的源极结和/或漏极结。
[0016]本文使用的术语“垂直”是指标称地垂直于衬底的表面。
[0017]本文使用的术语“标称”是指用于组件或工艺操作的特性或参数的、在产品或工艺的设计阶段设置的期望值或目标值以及高于和/或低于期望值的值。值的范围通常是由于制造工艺或公差的细微变化。
[0018]本文使用的术语“约”和“基本上”表示给定量的值，该给定量的值可以基于与主题半导体器件相关联的特定技术节点而变化。在一些实施例中，基于特定技术节点，术语“约”和“基本上”可以例如指示在给定数量的值的5％内(例如，值的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％)变化。
[0019]术语“垂直方向”和“水平方向”分别是指如本文附图中所示的z方向和x方向。
[0020]硅基晶体管的性能和缩放性正在接近极限。例如，随着器件尺寸按比例缩小以实现更高的封装密度，缩小硅基晶体管变得更具挑战性。场效应晶体管(FET)器件由于其紧凑的形状因素和改进的性能(诸如，驱动电流增强和亚阈值泄漏减少)而可以用于解决这些挑战。FET器件可以是金属氧化物半导体FET(MOSFET)。
[0021]鳍式场效应晶体管(finFET)利用垂直器件结构。finFET的沟道区形成在从衬底突出的鳍中，并且栅极结构设置在鳍的侧壁和顶面上方。包裹沟道的栅极结构具有例如从三个侧面控制沟道区的益处。尽管finFET可以表现出改进的性能，但它们也面临诸如高亚阈值摆幅(SS)的挑战。
[0022]结合了负电容(NC)技术(NCFET)的FET为降低电源(例如V
DD
)提供了一种可行的解决方案，并且实现了用于低功耗操作的低SS。SS通常描述打开和关闭器件所需的电压量，因此会影响器件的运行速度。具体地，采用铁电高k介电材料允许器件(例如，FET)在负电容状态下(例如，在负电容FET或NCFET中)操作以改善器件性能。在一个这样的示例中，铁电高k
介电材料允许形成具有SS减小的FET。在许多情况下，其他因素是不变的，减小SS通常会提高FET的开关速度。可以通过包括在栅极堆叠中的栅极介电材料的铁电性程度来控制SS，较高的铁电性与较低的SS相关。另外，铁电高k介电材料还可以扩大存储器窗口，以改进非易失性存储器器件的性能。值得注意的是，具有类似组成的介电材料(例如，所有的铪基高k介电材料)可以具有不同的铁电性程度，铁电性取决于它们的特定晶相(例如，由不同的空间群区分)。在诸如HfO2的铪基高k介电材料的示例中，铁电斜方晶相Pca21比其相对物斜方晶相具有更大的铁电性。
[0023]通过集成铁电电容器可以实现NCFET中的负电容。具体地，在NCFET中，具有铁电材料的负电容器串联连接至FET的栅极。铁电负电容器可以是通过导电层(例如本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底；第一间隔件和第二间隔件，位于所述衬底上；以及栅极堆叠，位于所述第一间隔件和所述第二间隔件之间，所述栅极堆叠包括：栅极介电层，包括位于所述衬底上的第一部分和位于所述第一间隔件和所述第二间隔件上的第二部分；内部栅极，位于所述栅极介电层的所述第一部分和所述第二部分上；铁电介电层，位于所述内部栅极上并且与所述栅极介电层接触；和栅电极，位于所述铁电介电层上。2.根据权利要求1所述的半导体器件，其中，所述半导体器件包括负电容场效应晶体管(NCFET)器件。3.根据权利要求1所述的半导体器件，其中，所述半导体器件包括铁电场效应晶体管(FeFET)器件。4.根据权利要求1所述的半导体器件，还包括位于所述衬底上的鳍，其中，所述栅极堆叠位于所述鳍上。5.根据权利要求1所述的半导体器件，其中，所述铁电介电层位于所述内部栅极和所述栅电极之间。6.根据权利要求1所述的半导体器件，其中，所述铁电介电层位于所述栅极介电层的所述第二部分与所述栅电极之间。7.根据权利要求1所述的半导体器件，其中，所述铁电介电层通过非线性表面与所述栅极介电层的所述第二部分物理接触。8....

【专利技术属性】
技术研发人员：林政明，杨世海，方子韦，徐志安，赵皇麟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：