半导体装置制造方法及图纸

实施方式提供能够降低关断时的漏电流的半导体装置。实施方式的半导体装置，包括：第1导电型的半导体部；在上述半导体部的背面上设置的第1电极；在上述半导体部的表面上设置的第2电极；第2导电型的第1半导体层，配置于在上述半导体部的上述表面侧设置的沟槽的内部；及绝缘层，设置于上述沟槽的内部，将上述第1半导体层从上述半导体部电绝缘。上述第2电极经由具有整流性的接触面而连接于上述半导体部，与上述第1半导体层电连接。上述第1半导体层电连接。上述第1半导体层电连接。

【技术实现步骤摘要】
半导体装置
[0001]关联申请
[0002]本申请享受以日本专利申请2019－150475号(申请日：2019年8月20日)为基础申请的优先权。本申请通过参照该基础申请，包含基础申请的全部内容。


[0003]实施方式涉及半导体装置。

技术介绍

[0004]就电力用半导体装置而言，希望在开关动作的关断时具有高耐压及低漏电流特性。

技术实现思路

[0005]实施方式提供能够降低关断时的漏电流的半导体装置。
[0006]实施方式的半导体装置包括：第1导电型的半导体部；在上述半导体部的背面上设置的第1电极；在上述半导体部的表面上设置的第2电极；第2导电型的第1半导体层，配置于在上述半导体部的上述表面侧设置的沟槽的内部；及绝缘层，设置于上述沟槽的内部，将上述第1半导体层从上述半导体部电绝缘。上述第2电极经由具有整流性的接触面而连接于上述半导体部，与上述第1半导体层电连接。
附图说明
[0007]图1是表示实施方式的半导体装置的示意剖视图。
[0008]图2的(a)、(b)是表示实施方式的半导体装置的别的截面的示意图。
[0009]图3的(a)、(b)是表示实施方式的半导体装置的特性的示意图。
[0010]图4的(a)、(b)是表示实施方式的第1变形例的半导体装置的示意剖视图。
[0011]图5的(a)、(b)是表示实施方式的第2变形例的半导体装置的示意剖视图。
[0012]图6的(a)、(b)是表示实施方式的第3变形例的半导体装置的示意剖视图。
[0013]图7的(a)、(b)是表示实施方式的第4变形例的半导体装置的示意剖视图。
[0014]图8的(a)、(b)是表示实施方式的第5变形例的半导体装置的示意剖视图。
具体实施方式
[0015]以下，关于实施方式，使用附图进行说明。对图中的相同部分附以同一符号并适当省略其详细的说明，对不同的部分进行说明。另外，图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等，未必与现实的相同。另外，即使在表示相同的部分的情况下，也存在根据图而彼此的尺寸、比率不同而进行表示的情况。
[0016]并且，使用各图中所示的X轴、Y轴及Z轴，说明各部分的配置及构成。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，存在将Z方向作为上方，将其相反方向作为
下方进行说明的情况。
[0017]图1是表示实施方式的半导体装置1的示意剖视图。半导体装置1例如是肖特基二极管(Schottky Barrier Diode：SBD)。
[0018]半导体装置1包括：具有n型的导电性的半导体部10、阳极电极20、阴极电极30及p型半导体层40。阳极电极20设置于半导体部10的表面上，阴极电极30设置于半导体部10的背面上。半导体部10例如是硅，p型半导体层40例如是p型多晶硅层。
[0019]阳极电极20例如包括接触层23和接合层25。接触层23经由具有整流性的接触面而与半导体部10直接连接。接触层23与半导体部10进行所谓肖特基连接。接触层23例如是包含钛或钴的金属层。接合层25例如是包含铝的金属层。
[0020]p型半导体层40配置于在半导体部10的表面侧设置的沟槽FT的内部。p型半导体层40通过绝缘层41而从半导体部10电绝缘。绝缘层41例如包含氧化硅。p型半导体层40例如作为场板发挥功能。
[0021]p型半导体层40与阳极电极20电连接。即，p型半导体层40与阳极电极20为同电位。在本例中，p型半导体层40与接触层23直接连接。
[0022]半导体部10例如包括n型区域11和n
+
型区域13。接触层23与n型区域11接触。n
+
型区域13位于n型区域11与阴极电极30之间。n
+
型区域13包含比n型区域11的n型杂质高浓度的n型杂质。阴极电极30例如与n
+
型区域13接触并且电连接。
[0023]图2的(a)及(b)是表示实施方式的半导体装置1的别的截面的示意图。图2的(a)及(b)是表示沿着图1中所示的A－A线的截面的示意图。另外，图1是表示沿着图2的(a)中所示的C－C线的截面、或沿着图2的(b)中所示的D－D线的截面的示意图。
[0024]如图2的(a)所示，设置在Y方向上延伸的多个沟槽FT。在多个沟槽FT中分别配置p型半导体层40。在本例中，p型半导体层40被设置多个。
[0025]如图2的(b)所示，沟槽FT设置为格子状。p型半导体层40在沟槽FT的内部设置为格子状。在本例中，p型半导体层40一体设置。
[0026]图3的(a)及(b)是表示实施方式的半导体装置1的特性的示意剖视图。图3的(a)是表示半导体装置1的关断时的n型区域11中的电场强度分布的示意图。图3的(a)中示出了沿着图1中所示的虚线B的电场强度分布。图3的(b)是表示半导体装置1的反向偏置时的电流/电压特性的示意图。
[0027]图中所示的符号“NP”表示半导体装置1的特性。符号“NN”表示比较例的半导体装置的特性。在比较例的半导体装置中，在沟槽FT的内部配置n型半导体层，来代替p型半导体层40。
[0028]并且，图3的(a)中所示的符号“SB”表示n型区域11与阳极电极20的界面的位置(即，肖特基结的位置)。符号“FPE”表示p型半导体层40中的阴极电极30侧一端的位置。
[0029]如图3的(a)所示，在半导体装置1中，在p型半导体层40的阴极电极30侧一端FPE，电场强度达到最大。因此，能够促进位于相邻的沟槽FT间的n型区域11的耗尽化。即，即使提高n型区域11的n型杂质的浓度，也能够使n型区域11耗尽化，能够维持关断时的高耐压。换言之，通过将配置有p型半导体层40的沟槽构造设置于半导体部10，能够不使关断时的耐压低下地、使n型区域11高浓度化。由此，能够降低半导体装置1的导通电阻。
[0030]并且，在本实施方式中，通过n型区域11与p型半导体层40之间的电位差，能够促进
肖特基结的附近的、n型区域11的耗尽化。即，与在沟槽FT内配置有n型半导体层的比较例相比，能够降低肖特基结的位置SB处的电场强度(参照图3的(a)中的NN表示的部分)。
[0031]作为结果，如图3的(b)所示，在半导体装置1中，与比较例的半导体装置相比，能够降低反向电流(即，漏电流)。由此，能够降低半导体装置1的耗电。
[0032]图4的(a)及(b)是表示实施方式的第1变形例的半导体装置2A、2B的示意剖视图。
[0033]半导体装置2A及2B包含p型半导体层40a及n型半导体层40b。p型半导体层40a及n型半导体层40b配置于沟槽FT的内部，并通过绝缘层41从半导体部10电绝缘。
[0034]如图4的(a)所示，p型半导体层40a在X方向上位于n型区域11与n型半导体层40b之间。另本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：第1导电型的半导体部；在上述半导体部的背面上设置的第1电极；在上述半导体部的表面上设置的第2电极；第2导电型的第1半导体层，配置于在上述半导体部的上述表面侧设置的沟槽的内部；及绝缘层，设置于上述沟槽的内部，将上述第1半导体层从上述半导体部电绝缘，上述第2电极经由具有整流性的接触面而连接于上述半导体部，与上述第1半导体层电连接。2.如权利要求1所述的半导体装置，其中，还包括：第1导电型的第2半导体层，设置于上述沟槽的内部，并具有在与上述第1半导体层相比更接近上述沟槽的底的位置配置的端部，上述第2半导体层通过上述绝缘层从上述半导体部电绝缘。3.如权利要求2所述的半导体装置，其中，上述第1半导体层位于上述第2半导体层与上述第2电极之间。4.如权利要求3所述的半导体装置，其中，上述第2半导体层与上述第1半导体层直接连接。5.如权利要求4所述的半导体装置，其中，在沿着上述半导体部的上述表面的方向上，上述第1半导体层具有比上述第2半导体层宽的宽度。6.如权利要求2所述的半导体装置，其中，还具备：第1导电型的第3半导体层，设置于上述第1半导体层与上述第1电极之间，上述第3半导体层通过上述绝缘层从上述半导体部电绝缘，与上述第1半导体层直接接触，在沿着上述半导体部的上述表面的方向上，上述第1半导体层具有比上述...

【专利技术属性】
技术研发人员：新井雅俊，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：