一种将边界区域添加至界定有多边形０相位图案的平行边缘外侧的方法。该方法可降低光学距离校正（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ，ＯＰＣ）需求，并改善集成电路的制造与图案化制造过程窗口。该方法亦可同时设置０相位与１８０相位的多边形宽度至特定尺寸，俾使光学距离校正易于分配。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
本专利技术是关于集成电路及其制造方法，尤指产生相移位图案以改善闸极、区域、结构以及需要次名义尺寸(sub-nominal dimension)膜层(layer)的图案化。
技术介绍
半导体装置或集成电路可包含有多数的装置，例如晶体管。特大规模集成电路(Ultra-large ULSI)可包含有互补金属氧化半导体(CMOS)场效应晶体管(FET)。尽管公知的系统与制造得于单一IC上制造多数的IC装置，其仍需要减少该IC装置形体的尺寸，因而得以增加单一IC上的装置数目。对达到缩小IC装置尺寸的一个限制在于公知的光刻(lithography)能力。光刻是借以将图案或图像自一媒介转换至另一媒介的制造过程。公知IC光刻是利用紫外线(UV)感应光阻材料(photoresist)。紫外光通过一标线或掩模投射至该光阻材料以在一IC上产生装置图案化。公知IC光刻制造过程受限于其印刷小尺寸特征能力，例如接点、沟槽、多晶硅线路或门极结构。一般而言，公知光刻制造过程(如投射光刻术及远紫外线(EUV)光刻术)并不具有足够分辨率与准确性去一贯地制造最小尺寸的微小形体。分辨率可能为一些包含有光绕射、透镜像差、机械稳定、分辨率污染阻障材料光学特性、阻障对比、阻障膨润、阻障热流等现象所不利地冲击。故而，该接点、沟槽、闸极、IC装置的临界尺寸受限于其所能达成的微小化程度。例如一个集成电路设计形体尺寸约0.5微米或更小，该光学光刻技术的最佳分辨率需要该透镜系统最大能得到的数值孔径(numericalaperture，NA)。追求良好分辨率将损失焦距，反之亦然，因为该透镜系统电场深度是反比于该数值孔径且该集成电路表面无法达到光学性平整。因此，当最小可实行的尺寸在半导体制造过程中被减小时，将达到公知的光刻技术的限制。特别是当最小尺寸接近0.1微米时，传统光学光刻技术将无法有效运作。为有效减小形体尺寸，集成电路制造建立一名称″相移位(phaseshifting)″的技术。在相移位中，由一光学平版印刷掩模的两相邻半透明区域所产生的破坏性干扰被用以在一光阻材料层上产生一未曝露区域。相移位利用光穿透掩模样品上半透明区域显示一波形特征现象，藉此该光自该掩模材料透射的位相为该光经由该掩模材料移动距离的函数。该距离等于该掩模材料厚度。相移位促使一掩模所产生的图像质量增强。在该光阻材料层上需求的未曝露区域能够通过自具有该光穿透相邻孔径彼此相对180度转换之相位特性之相邻透明区域之光线平扰加以产生。通过该穿透其中光线的破坏性干扰，一深暗、未曝露区域将可形成于该光阻材料层沿该相移位区域边缘。相移位掩模成为熟知且早已应用于不同结构，如B.J.Lin于1993年3月所提出″Phase-Shifting Masks Gain an Edge″，Circuits and Devices，pp.28-35。于上所描述的结构被称为交替相移位掩模(phase shift masking，PSM)。相移位掩模界定出一相移位区域以延伸至超越作用层的作用区域。例如，通常该多晶硅剩余长度是由一电场或修整掩模所界定。然而，该方法并非不具有其问题，例如，当其自该相移位区域转变至该电场掩模区域，位于相移位掩模与电场光场间的校准补偿可能导致于该多晶硅线路链接或压缩。再者，由于该电场掩模被用以印刷超越该作用区域的多晶硅的密集、狭窄线路，该电场掩模变成如同该相移位掩模般关键性且精准的。多晶硅的相移位图案化布局已被证明得为同时在制造与促使微小线路及狭窄间距。该些项目可更加强化所需线路宽度与间距缩减，然而其可能存在一些风险与混乱。公知利用相移位图案化是通过仅移位最小需求尺寸的区域，通常该区域为该作用图案的多晶硅闸极或狭窄多晶硅(narrow poly)所完成。该远离作用区域的图案化多晶硅线路通常是以相似设计准则安排，而使该图案化多晶硅线路位于作用区域。如此，可使许多转换位于该相移位图案化与二元图案化(binary patterning)间。而转换区域可能导致线路宽度的损耗，并增加装置的漏损量。现今另一作为多晶硅线路的相移位掩模(PSM)设计通常重点在于通过提供另一沿该闸极区域的相移位区域而使闸极(亦即该多晶硅与作用层的交会处)缩减。其中的另一PSM设计系美国专利第5,573,890号由Christopher A.Spence(为本申请的其中一位专利技术者)的″利用相移位掩模的光学光刻方法″所描述揭示，并转让给本申请的受让人。一增强相移位方法被发展用以减低该转换区域并移动该些区域远离该作用边缘以加宽多晶硅或多晶硅图案的角落的以减小或避免冲击线路宽度该增强相移位方法的范例如美国专利申请号第09/772,577，于2001年1月30日由Todd P Lokanc(为本申请的其中一位专利技术者)提出，名为″相移位掩模系统及其方法″所描述揭示，并转让给本申请的受让人，于此合并提出作为参考。Lokanc的专利申请说明书中描述二元及相位掩模界定出图案化的部分且必需具有良好控制的关键尺寸(最小线间尺寸)(criticaldimensions，CDs)。该相位掩模基本具有冗长狭窄开口以便于图案化但该二元掩模具与微小线路同样的微小开口于分离及密集区域。如此，该二元掩模的图案化可能复杂且此制造窗技术有所限制。同时于该单纯相(simple phase)与增强相(enhanced phase)方法中，其两者的掩模是关键的且具有不同最佳照度及图案化条件。其它已知系统利用一节点为基础(node based)的方法取代一特定闸极(gate-specific)方法以产生一相分配，而对所有最小多晶硅所有几何结构施以相位移(同时在电场与门极)。该节点基础方法的二实例包含有例如于1994年12月由Galan等人所提出的″Application ofAlternating-Type Phase Shift Mask to Polysilicon Level Random LogicCircuit″Jpn.J.Phys.Vol.33(1994)pp.6779-6784，以及由Liebmann等人所提出的美国专利第5,807,649号的″LITHOGRAPHIC PATTERNINGMTHOD AND MASK SET THEREFOR WITH LIGHT FIELD TRIMMASK″。在该公知技术中，需要改良该透明电场相移位掩模及电场或修整掩模方法而简化且提升掩模实施信赖性及良好晶片图像。再者，其亦需要通过封闭相移位掩模形体以最小化变动或利用光学距离校正(Optical Proximity(OPC)。另外，亦需要产生相移位图案以改善闸极及其它需要次名义尺寸膜层的图案化。
技术实现思路
本专利技术的一典型实施例是关于将边界区域附加至界定多边形的0相位图案外侧平行边缘和180相位区域外侧边缘的技术。该技术能够减少对于光学距离校正的需求并改善集成电路的制造与图案化制造过程窗口。该技术亦可同时对于0相位及180相位的多边形宽度设定至特定尺寸，俾使该光学距离校正容易分配。该技术的一典型实施例可有效帮助减小相位掩模图案像差影响(coma effect)。由于一透明电场相移位掩模非对称设计与修整，在一阵列中的分离线路(isolated lines)或最终本文档来自技高网...
【技术保护点】
一种设计相移位掩模方法，其包括：确认相移位掩模的第一相位区域边缘，该第一相位区域位于邻近的关键性多晶硅区域，且该确认边缘不是与该关键性多晶硅区域相邻的该第一相位区域边缘；扩充相对且平行至邻近于该关键性多晶硅区域的第一相位区域 侧边的该确认区域的一侧以界定出一线路；以及形成一非透明线路于沿该第一相位区域边缘相对且平行至邻近该关键性多晶硅区域的该第一相位区域侧边的线路上。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：TP卢康科，CA斯彭斯，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]
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