一种高速静态随机存取存储器制造技术

本发明专利技术涉及一种高速静态随机存取存储器，其配置有控制器的预充电电路，包括：第一开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第一位线，且第一开关由第一导通信号控制；第二开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第二位线，且第二开关由第二导通信号控制；和第三开关，耦合在第一位线和第二位线之间，第三开关由第三导通信号控制，其中，在预充电模式下，所述第三开关导通的时间点早于所述第一开关导通的时间点，且早于所述第二开关导通的时间点。开关导通的时间点。开关导通的时间点。

【技术实现步骤摘要】
一种高速静态随机存取存储器


[0001]本专利技术属于充电
，特别涉及一种高速静态随机存取存储器(SRAM)控制器。

技术介绍

[0002]现有技术中(例如KR1020160129857A、KR100445927B1、KR100380908B1)，数据通过filp-flop结构存储在SRAM中。SRAM中的晶体管N1和N2的导通或截止状态由字线W的信号控制，使得要写入的数据被传送到位线BL和其反向信号线BLB，然后，该数据通过位线BL读出。当SRAM不执行写入操作或读取操作时，预充电电路中的晶体管由预充电信号PRE控制以将位线的电势预充电至a电平。电源电压VDD。然而，由于预充电电路的位线BL和其反向信号线BLB共享控制信号，因此在电路的操作期间可能导致大的瞬态电流。在当前可用的技术中，当前可用的SRAM器件在操作时具有较大的电路瞬态电流，结果，在SRAM操作期间，器件的操作余量将随着较大的电压降而减小。为了通过增加次级预充电电路的数量来减少电路瞬态电流，SRAM器件的整体电路尺寸增加，这导致成本增加并且不能满足产品小型化的趋势。

技术实现思路

[0003]本专利技术公开一种高速静态随机存取存储器，其通过对控制器进行预充电使得存储速度急速增加，其中预充电电路包括：
[0004]第一开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第一位线，且第一开关由第一导通信号控制；
[0005]第二开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第二位线，且第二开关由第二导通信号控制；和
[0006]第三开关，耦合在第一位线和第二位线之间，第三开关由第三导通信号控制，其中，在预充电模式下，所述第三开关导通的时间点早于所述第一开关导通的时间点，且早于所述第二开关导通的时间点。
[0007]所述的SRAM控制器的预充电电路，所述第一开关导通的时间点早于所述第二开关导通的时间点；所述第二开关导通的时间点早于所述第一开关导通的时间点；所述预充电电路还包括：
[0008]时序控制电路，用于产生第一导通信号，第二导通信号和第三导通信号。
[0009]所述的SRAM控制器的预充电电路，所述时序控制电路包括：
[0010]延迟电路，用于延迟预充电信号以产生第一延迟信号，第二延迟信号和第三延迟信号；和逻辑电路，用于根据第一延迟信号，第二延迟信号和第三延迟信号，产生第一导通信号，第二导通信号和第三导通信号，其中，当延迟电路接收到预充电信号时，预充电电路开始预充电模式。
[0011]所述的SRAM控制器的预充电电路，所述延迟电路包括：
[0012]第一延迟集合，包括至少一个第一延迟分量，并根据预充电信号产生第一延迟信
号；
[0013]第二延迟集合，包括多个第二延迟分量，并根据预充电信号产生第二延迟信号；
[0014]第三延迟集，包括多个第三延迟分量，并根据预充电信号产生第三延迟信号；
[0015]其中，至少一个第一延迟分量的数量小于第二延迟分量的数量，至少一个第一延迟分量的数量小于第三延迟分量的数量，第二延迟分量的数量为小于第三延迟分量。
[0016]所述的SRAM控制器的预充电电路，所述延迟电路包括：
[0017]第一延迟集合，包括至少一个第一延迟分量，并根据预充电信号产生第一延迟信号；
[0018]第二延迟集合，包括至少一个第二延迟分量，并根据预充电信号产生第二延迟信号；
[0019]第三延迟集合，包括至少一个第三延迟分量，并根据预充电信号产生第三延迟信号；
[0020]其中第二延迟组的输入端耦接至第一延迟组的输出端，第三延迟组的输入端耦接至第二延迟组的输出端。
[0021]所述的SRAM控制器的预充电电路，所述逻辑电路还被配置为：
[0022]对第二延迟信号和第二延迟信号进行“或”运算，并将“或”运算的结果反转以产生第一导通信号；
[0023]对第二延迟信号和第三延迟信号进行“或”运算，并将“或”运算的结果反转以产生第二导通信号；和
[0024]比较第二延迟信号与第三延迟信号，对比较结果与第一延迟信号进行“或”运算，并将“或”运算的结果反转以产生第三导通信号。
[0025]所述的SRAM控制器的预充电电路，所述逻辑电路还被配置为：
[0026]对第一延迟信号和第二延迟信号进行“或”运算，并将“或”运算的结果反转以产生第二导通信号；
[0027]对第二延迟信号和第三延迟信号进行“或”运算，并将“或”运算的结果取反以产生第一导通信号；和
[0028]比较第二延迟信号和第三延迟信号，对比较结果和第一延迟信号进行“或”运算，并将“或”运算的结果取反以产生第三接通信号。
[0029]一种静态随机存取存储器(SRAM)控制器的预充电方法，包括：
[0030]通过第一开关接收第一导通信号以导通第一开关，并将工作电压传输至SRAM的第一位线；通过第二开关接收第二导通信号以导通第二开关并将工作电压传输至SRAM的第二位线；和通过第三开关接收第三导通信号以导通第三开关并使第一位线和第二位线的电压均等，其中，在预充电模式下，所述第三开关导通的时间点早于所述第一开关导通的时间点，且早于所述第二开关导通的时间点。
[0031]所述的预充电方法，其中，所述第一开关接通的时间点早于所述第二开关接通的时间点；所述第二开关接通的时间点早于所述第一开关接通的时间点。
附图说明
[0032]图1为一种静态随机存取存储器控制器的预充电方法的示意图。
具体实施方式
[0033]下面结合附图对本申请作进一步详细描述，有必要在此指出的是，以下具体实施方式只用于对本申请进行进一步的说明，不能理解为对本申请保护范围的限制，该领域的技术人员可以根据上述申请内容对本申请作出一些非本质的改进和调整。
[0034]实施例一。
[0035]本实施例的高速静态随机存取存储器的控制器的预充电电路，包括：
[0036]第一开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第一位线，且第一开关由第一导通信号控制；
[0037]第二开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第二位线，且第二开关由第二导通信号控制；和
[0038]第三开关，耦合在第一位线和第二位线之间，第三开关由第三导通信号控制，其中，在预充电模式下，所述第三开关导通的时间点早于所述第一开关导通的时间点，且早于所述第二开关导通的时间点。
[0039]所述的SRAM控制器的预充电电路，所述第一开关导通的时间点早于所述第二开关导通的时间点；所述第二开关导通的时间点早于所述第一开关导通的时间点；所述预充电电路还包括：
[0040]时序控制电路，用于产生第一导通信号，第二导通信号和第三导通信号。
[0041]所述的SRAM控制器的预充电电路，所述时序控制电路包括：
[0042]延迟电路，用于延迟预充电信号以产生第一延本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速静态随机存取存储器，其包括控制器以及用于所述控制器的预充电电路，其特征在于，所述预充电电路包括：第一开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第一位线，且第一开关由第一导通信号控制；第二开关，其第一端耦接至工作电压源，第二端耦接至SRAM的第二位线，且第二开关由第二导通信号控制；和第三开关，耦合在第一位线和第二位线之间，第三开关由第三导通信号控制，其中，在预充电模式下，所述第三开关导通的时间点早于所述第一开关导通的时间点，且早于所述第二开关导通的时间点。2.根据权利要求1所述的高速静态随机存取存储器，其特征在于，所述第一开关导通的时间点早于所述第二开关导通的时间点；所述第二开关导通的时间点早于所述第一开关导通的时间点；所述预充电电路还包括：时序控制电路，用于产生第一导通信号，第二导通信号和第三导通信号。3.根据权利要求2所述的高速静态随机存取存储器，其特征在于，所述时序控制电路包括：延迟电路，用于延迟预充电信号以产生第一延迟信号，第二延迟信号和第三延迟信号；和逻辑电路，用于根据第一延迟信号，第二延迟信号和第三延迟信号，产生第一导通信号，第二导通信号和第三导通信号，其中，当延迟电路接收到预充电信号时，预充电电路开始预充电模式。4.根据权利要求3所述的高速静态随机存取存储器，其特征在于，所述延迟电路包括：第一延迟集合，包括至少一个第一延迟分量，并根据预充电信号产生第一延迟信号；第二延迟集合，包括多个第二延迟分量，并根据预充电信号产生第二延迟信号；第三延迟集，包括多个第三延迟分量，并根据预充电信号产生第三延迟信号；其中，至少一个第一延迟分量的数量小于第二延迟分量的数量，至少一个第一延迟分量的数量小于第三延迟分量的数量，第二延迟分量的数量为小于第三延迟分量。5.根据权利要求3所述的高速静态随机存取存储器，其中，所述延迟电路包括：第一延迟集合，包括至少一个第一延迟分量，并根据...

【专利技术属性】
技术研发人员：王旭超，王刚刚，丰田达也，
申请(专利权)人：刘建平，
类型：发明
国别省市：