一种亚阈值双电源SRAM读辅助电路制造技术

本发明专利技术提供的一种亚阈值双电源SRAM读辅助电路，所述辅助电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、NMOS晶体管和PMOS晶体管电容；本发明专利技术在读操作时，连接在第一电源的正极和字线之间的第一PMOS晶体管导通，使字线输出比较低的第一电源的电压，在读加速阶段，利用第二PMOS晶体管和PMOS晶体管电容组成RC负载将字线缓慢充电至比较高的第二电源的电压，在保证了读稳定性的前提下，实现了SRAM的快速访问。实现了SRAM的快速访问。实现了SRAM的快速访问。

【技术实现步骤摘要】
一种亚阈值双电源SRAM读辅助电路


[0001]本专利技术涉及存储器访问
，特别是涉及一种亚阈值双电源SRAM读辅助电路。

技术介绍

[0002]随着单元供电电压的降低，SRAM（Static Random Access Memory，静态随机访问存储器）的读稳定性下降。SRAM在进行读操作时，单元内部存储数据极易发生改变，造成SRAM功能错误。字线欠压读辅助电路是一种常用的读辅助电路，但是传统的读辅助电路对SRAM的访问时间产生了负面的影响。如何实现在保证读稳定性的前提下，减小访问时间，成为一个亟待解决的技术问题。

技术实现思路

[0003]本专利技术的目的是提供一种亚阈值双电源SRAM读辅助电路，以实现在保证读稳定性的前提下，减小访问时间。
[0004]为实现上述目的，本专利技术提供了如下方案：一种亚阈值双电源SRAM读辅助电路，所述辅助电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、NMOS晶体管和PMOS晶体管电容；所述第一PMOS晶体管的源极与第一电源的正极连接，所述第二PMOS晶体管的源极与第二电源的正极连接，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极均与所述第三PMOS晶体管的源极连接，所述第一PMOS晶体管的栅极与读辅助控制信号连接，所述第二PMOS晶体管的栅极与读加速控制信号连接；所述第一电源的负极和所述第二电源的负极均与地线连接；所述第二电源的电压大于所述第一电源的电压；所述第三PMOS晶体管的漏极、所述NMOS晶体管的漏极、所述第四PMOS晶体管的源极均与字线连接；所述第三PMOS晶体管的栅极和所述NMOS晶体管的栅极均与输入信号连接；所述NMOS晶体管的源极与地线连接；所述第四PMOS晶体管的漏极与PMOS晶体管电容的上极板连接，所述PMOS晶体管电容的下极板与地线连接，所述第四PMOS晶体管的栅极与读加速控制信号连接。
[0005]可选的，当进行欠压读辅助操作时：读辅助控制信号为低电平，读加速控制信号为高电平，此时，第一PMOS晶体管导通，第二PMOS晶体管和第四PMOS晶体管断开。
[0006]可选的，当输入信号为低电平时，第三PMOS晶体管导通，NMOS晶体管断开，字线的输出电压为经第一PMOS晶体管和第三PMOS晶体管拉高后的第一电源的电压。
[0007]可选的，当输入信号为高电平时，第三PMOS晶体管断开，NMOS晶体管导通，字线的输出电压为经NMOS晶体管拉低后的低电平电压。
[0008]可选的，当进行读加速操作时：读辅助控制信号为高电平，读加速控制信号为低电平，此时，第一PMOS晶体管断开，第二PMOS晶体管和第四PMOS晶体管导通。
[0009]可选的，当输入信号为低电平时，第三PMOS晶体管导通，NMOS晶体管断开，通过对
PMOS晶体管电容充电，使字线的输出电压增加至第二电源的电压。
[0010]可选的，当输入信号为高电平时，第三PMOS晶体管断开，NMOS晶体管导通，字线的输出电压为经NMOS晶体管拉低后的低电平电压。
[0011]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术提供的一种亚阈值双电源SRAM读辅助电路，所述辅助电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、NMOS晶体管和PMOS晶体管电容；所述第一PMOS晶体管的源极与第一电源的正极连接，所述第二PMOS晶体管的源极与第二电源的正极连接，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极均与所述第三PMOS晶体管的源极连接，所述第一PMOS晶体管的栅极与读辅助控制信号连接，所述第二PMOS晶体管的栅极与读加速控制信号连接；所述第一电源的负极和所述第二电源的负极均与地线连接；所述第三PMOS晶体管的漏极、所述NMOS晶体管的漏极、所述第四PMOS晶体管的源极均与字线连接；所述第三PMOS晶体管的栅极和所述NMOS晶体管的栅极均与输入信号连接；所述NMOS晶体管的源极与地线连接；所述第四PMOS晶体管的漏极与PMOS晶体管电容的上极板连接，所述PMOS晶体管电容的下极板与地线连接，所述第四PMOS晶体管的栅极与读加速控制信号连接。本专利技术在读操作时，使字线输出比较低的第一电源的电压，在读加速阶段，利用第二PMOS晶体管和PMOS晶体管电容组成RC负载将字线缓慢充电至比较高的第二电源的电压，在保证了读稳定性的前提下，实现了SRAM的快速访问。
附图说明
[0012]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0013]图1为本专利技术提供的一种亚阈值双电源SRAM读辅助电路的电路图；图2为本专利技术提供的一种亚阈值双电源SRAM读辅助电路的工作原理图。
具体实施方式
[0014]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0015]本专利技术的目的是提供一种亚阈值双电源SRAM读辅助电路，以实现在保证读稳定性的前提下，减小访问时间。
[0016]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0017]如图1所示，本专利技术公开了一种亚阈值双电源SRAM读辅助电路，所述辅助电路包括：第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、NMOS晶体管MN1和PMOS晶体管电容CAP。
[0018]所述第一PMOS晶体管MP1的源极与第一电源的正极连接，所述第二PMOS晶体管MP2
的源极与第二电源的正极连接，所述第一PMOS晶体管MP1的漏极和所述第二PMOS晶体管MP2的漏极均与所述第三PMOS晶体管MP3的源极连接，所述第一PMOS晶体管MP1的栅极与读辅助控制信号A（读辅助控制信号A的波形如图2中的V(A)所示）连接，所述第二PMOS晶体管MP2的栅极与读加速控制信号B（读加速控制信号B的波形如图2中的V(B)所示）连接；所述第一电源的负极和所述第二电源的负极均与地线连接；即，第一PMOS晶体管MP1，栅极连接读辅助控制信号A，用于连接第一电源的正极和字线WL的电压线VDDWL。第二PMOS晶体管MP2，栅极连接读加速控制信号B，用于连接第二电源的正极和VDDWL。本专利技术中，第二电源的电压大于第一电源的电压。
[0019]所述第三PMOS晶体管MP3的漏极、所述NMOS晶体管MN1的漏极、所述第四PMOS晶体管MP4的源极均与字线WL连接；所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种亚阈值双电源SRAM读辅助电路，其特征在于，所述辅助电路包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、NMOS晶体管和PMOS晶体管电容；所述第一PMOS晶体管的源极与第一电源的正极连接，所述第二PMOS晶体管的源极与第二电源的正极连接，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极均与所述第三PMOS晶体管的源极连接，所述第一PMOS晶体管的栅极与读辅助控制信号连接，所述第二PMOS晶体管的栅极与读加速控制信号连接；所述第一电源的负极和所述第二电源的负极均与地线连接；所述第二电源的电压大于所述第一电源的电压；所述第三PMOS晶体管的漏极、所述NMOS晶体管的漏极、所述第四PMOS晶体管的源极均与字线连接；所述第三PMOS晶体管的栅极和所述NMOS晶体管的栅极均与输入信号连接；所述NMOS晶体管的源极与地线连接；所述第四PMOS晶体管的漏极与PMOS晶体管电容的上极板连接，所述PMOS晶体管电容的下极板与地线连接，所述第四PMOS晶体管的栅极与读加速控制信号连接。2.根据权利要求1所述的亚阈值双电源SRAM读辅助电路，其特征在于，当进行欠压读辅助操作时：读辅助控制信号为低电平，读加速控制信号为高电平，此时...

【专利技术属性】
技术研发人员：胡晓宇，袁甲，于增辉，凌康，
申请(专利权)人：北京中科芯蕊科技有限公司，
类型：发明
国别省市：