一种3dB带宽与相位裕度可调的运放补偿电路制造技术

本发明专利技术涉及一种3dB带宽与相位裕度可调的运放补偿电路，包括依次连接的晶体管衬底电平产生电路、多路选择器电路和晶体管电容电路；所述晶体管衬底电平产生电路用于产生多路晶体管电容衬底电压信号；所述多路选择器电路用于从所述多路晶体管电容衬底电压信号中选择一路电压信号作为晶体管电容衬底所需的电压信号；所述晶体管电容电路位于运算放大器的输出端，用于根据所述晶体管电容衬底所需的电压信号调节所述运算放大器的3dB带宽和相位裕度。度。度。

【技术实现步骤摘要】
一种3dB带宽与相位裕度可调的运放补偿电路


[0001]本专利技术涉及电路设计领域，特别是涉及一种3dB带宽与相位裕度可调的运放补偿电路。

技术介绍

[0002]运算放大器是模拟集成电路中非常重要的电路，是具有很高放大倍数的电路单元。在实际电路中，通常结合反馈网络共同组成某种功能模块。而运放的3dB带宽与相位裕度是运放设计时的重要参数。3dB带宽表示了运放对交流信号的处理能力与高频信号的响应速度。相位裕度的大小决定了运放是否能稳定工作。在传统的输出极点为主极点的运算放大器补偿电路设计中，在输出端增加电容可以使主极点向原点推移从而提高相位裕度。这种方法在提高相位裕度的同时减小了3dB带宽。而运放设计完成之后，相应指标例如3dB带宽与相位裕度均不能改变，使运放应用范围受限。

技术实现思路

[0003]本专利技术所要解决的技术问题是提供一种3dB带宽与相位裕度可调的运放补偿电路，可实现较大范围内的3dB带宽调节和相位裕度调节。
[0004]本专利技术解决其技术问题所采用的技术方案是：提供一种3dB带宽与相位裕度可调的运放补偿电路，包括依次连接的晶体管衬底电平产生电路、多路选择器电路和晶体管电容电路；所述晶体管衬底电平产生电路用于产生多路晶体管电容衬底电压信号；所述多路选择器电路用于从所述多路晶体管电容衬底电压信号中选择一路电压信号作为晶体管电容衬底所需的电压信号；所述晶体管电容电路位于运算放大器的输出端，用于根据所述晶体管电容衬底所需的电压信号调节所述运算放大器的3dB带宽和相位裕度。
[0005]所述晶体管衬底电平产生电路包括带隙基准源、运算放大单元和PMOS管；所述带隙基准源的输出端与运算放大单元的反相输入端相接；所述运算放大单元的正相输入端与所述PMOS管的漏端相接，输出端与所述PMOS管的栅端相接；所述PMOS管的的漏端还连接有依次串联的若干个电阻，每个电阻均配置一个信号输出端。
[0006]所述多路选择器电路为由十四个传输门和七个反相器构成的八路选择器电路。
[0007]所述晶体管电容电路包括一个NMOS管，所述NMOS管的栅端接所述运算放大器的输出端，源端接所述多路选择器电路的输出端，漏端与源端相接，衬底端与源端相接。
[0008]所述晶体管衬底电平产生电路产生若干路依次降低的晶体管电容衬底电压信号。
[0009]有益效果
[0010]由于采用了上述的技术方案，本专利技术与现有技术相比，具有以下的优点和积极效果：本专利技术可在运放设计完成后通过编程调节3dB带宽与相位裕度，使得运放可以在不同条件下使用，在不重新设计运放的条件下提高了运放的应用范围。
附图说明
[0011]图1为本专利技术实施方式的3dB带宽与相位裕度可调的运放补偿电路图。
[0012]图2为本专利技术实施方式中晶体管电容随栅衬电压变化的曲线图。
[0013]图3为本专利技术实施方式中晶体管衬底电平产生电路的电路图。
[0014]图4为本专利技术实施方式中多路选择器电路的电路图。
[0015]图5为本专利技术实施方式中配置信号为000时的运放交流仿真曲线图。
[0016]图6为本专利技术实施方式中配置信号为111时的运放交流仿真曲线图。
具体实施方式
[0017]下面结合具体实施例，进一步阐述本专利技术。应理解，这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。此外应理解，在阅读了本专利技术讲授的内容之后，本领域技术人员可以对本专利技术作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0018]本专利技术的实施方式涉及一种3dB带宽与相位裕度可调的运放补偿电路，如图1所示，包括依次连接的晶体管衬底电平产生电路、多路选择器电路和晶体管电容电路；所述晶体管衬底电平产生电路用于产生多路晶体管电容衬底电压信号；所述多路选择器电路用于从所述多路晶体管电容衬底电压信号中选择一路电压信号作为晶体管电容衬底所需的电压信号；所述晶体管电容电路位于运算放大器的输出端，用于根据所述晶体管电容衬底所需的电压信号调节所述运算放大器的3dB带宽和相位裕度。
[0019]如图3所示，所述晶体管衬底电平产生电路包括带隙基准源、运算放大单元和PMOS管；所述带隙基准源的输出端与运算放大单元的反相输入端相接；所述运算放大单元的正相输入端与所述PMOS管的漏端相接，输出端与所述PMOS管的栅端相接；所述PMOS管的的漏端还连接有依次串联的八个电阻，每个电阻均配置一个信号输出端。当八个电阻的阻值完全相同时，所述晶体管衬底电平产生电路能够产生八路依次降低的晶体管电容衬底电压信号，且每路信号之间的差值相同。
[0020]如图4所示，所述多路选择器电路为由十四个传输门和七个反相器构成的八路选择器电路，其中，十四个传输门分为三组，其中第一组有八个传输门，第二组有四个传输门，第三组有两个传输门。八路信号输入端分别与第一组的八个传输门的输入端相连，其中，A输入端和B输入端对应的两个传输门的输出端连接到第二组的第一个传输门的输入端，C输入端和D输入端对应的两个传输门的输出端连接到第二组的第二个传输门的输入端，E输入端和F输入端对应的两个传输门的输出端连接到第二组的第三个传输门的输入端，G输入端和H输入端对应的两个传输门的输出端连接到第二组的第四个传输门的输入端；第二组的第一个传输门和第二组的第二个传输门的输出端连接到第三组的第一个传输门的输入端，第二组的第三个传输门和第二组的第四个传输门的输出端连接到第三组的第二个传输门的输入端；第三组的第一个传输门和第三组的第二个传输门的输出端相连后作为八路选择器电路的输出端O。其中，配置信号的第一配置端S1与第一组中第一个传输门、第三个传输门、第五个传输门、第七个传输门的反相控制端相连，以及与第一组中第二个传输门、第四个传输门、第六个传输门、第八个传输门的正相控制端相连；配置信号的第一配置端S1还通过反相器与第一组中第一个传输门、第三个传输门、第五个传输门、第七个传输门的正相控
制端相连，以及与第一组中第二个传输门、第四个传输门、第六个传输门、第八个传输门的反相控制端相连；配置信号的第二配置端S2与第二组中第一个传输门、第三个传输门的反相控制端相连，以及与第二组中第二个传输门、第四个传输门的正相控制端相连；配置信号的第二配置端S2还通过反相器与第二组中第一个传输门、第三个传输门的正相控制端相连，以及与第二组中第二个传输门、第四个传输门的反相控制端相连；配置信号的第三配置端S3与第三组中第一个传输门的反相控制端和第二个传输门的正相控制端相连，配置信号的第三配置端S3还通过反相器与第三组中第一个传输门的正相控制端和第二个传输门的反相控制端相连。
[0021]所述晶体管电容电路包括一个NMOS管M
N1
，所述NMOS管M
N1
的栅端接所述运算放大器的输出端，源端接所述多路选择器电路的输出端，漏端与源端相接，衬底端与源端相接。
[0022]图1中，V
IP
，V
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为输入信本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3dB带宽与相位裕度可调的运放补偿电路，其特征在于，包括依次连接的晶体管衬底电平产生电路、多路选择器电路和晶体管电容电路；所述晶体管衬底电平产生电路用于产生多路晶体管电容衬底电压信号；所述多路选择器电路用于从所述多路晶体管电容衬底电压信号中选择一路电压信号作为晶体管电容衬底所需的电压信号；所述晶体管电容电路位于运算放大器的输出端，用于根据所述晶体管电容衬底所需的电压信号调节所述运算放大器的3dB带宽和相位裕度。2.根据权利要求1所述的3dB带宽与相位裕度可调的运放补偿电路，其特征在于，所述晶体管衬底电平产生电路包括带隙基准源、运算放大单元和PMOS管；所述带隙基准源的输出端与运算放大单元的反相输入端相接；所述运算放大单元的正相输入端与所述PMOS...

【专利技术属性】
技术研发人员：陈后鹏，郭家树，雷宇，沈洁，宋志棠，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：