半导体器件结构和制备方法技术

本发明专利技术提供了一种半导体器件结构和制备方法，制备方法包括如下步骤：提供表面形成有栅氧层的半导体衬底；在所述栅氧层上方形成图形化的栅极层和覆盖于所述栅极层顶部的阻挡层；对所述半导体衬底进行第一离子注入，在所述半导体衬底中形成第一掺杂区，所述阻挡层配置为在所述第一离子注入的过程中阻挡离子进入所述半导体衬底在所述栅极层下方的区域。本发明专利技术通过在栅极层顶部引入离子注入的阻挡层，在半导体制程特征尺寸减小、栅极层较薄的情况下，确保了高能离子注入时的离子不会注入栅极层下方的沟道区中；此外，本发明专利技术也在同一器件结构中有效整合了高压器件区和低压器件区。结构中有效整合了高压器件区和低压器件区。结构中有效整合了高压器件区和低压器件区。

【技术实现步骤摘要】
半导体器件结构和制备方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种半导体器件结构和制备方法。

技术介绍

[0002]为了提高相变存储器(PCRAM)以及3D NAND等集成电路器件的性能，晶圆单位面积上的器件数量不断增加，半导体制程的特征尺寸不断减小，半导体器件中栅极多晶硅层的线宽和厚度也随之减小；根据器件设计要求，在同一器件中还需要同时整合高压(HV)器件和低压(LV)器件。
[0003]目前，在具有高压(HV)器件区域的MOS电路中，高压低掺杂漏区(HV LDD区)一般通过离子注入形成。在进行高压低掺杂漏区离子注入时以高压区域的栅极多晶硅层作为离子注入阻挡层，以实现高压低掺杂漏离子注入的自对准工艺。
[0004]然而，由于栅极多晶硅层的厚度随着特征尺寸的减小而不断减薄，在先进MOS工艺中，厚度较薄的栅极多晶硅层已无法胜任离子注入阻挡层的角色，在高能量的高压低掺杂漏离子注入时，高能离子将穿过栅极多晶硅层，进入下方的栅氧层及沟道区中，从而影响器件性能。此外，如何在同一器件结构中同时有效整合高压(HV)和低压(LV)器件区也是相关器件设计的迫切需求。
[0005]因此，有必要提出一种新的半导体器件结构和制备方法，解决上述问题。

技术实现思路

[0006]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体器件结构和制备方法，用于解决现有技术中较薄的栅极多晶硅层无法有效阻挡高能离子注入进入沟道区的问题。
[0007]为实现上述目的及其它相关目的，本专利技术提供了一种半导体器件结构的制备方法，其特征在于，包括以下步骤：
[0008]提供表面形成有栅氧层的半导体衬底；
[0009]在所述栅氧层上方形成图形化的栅极层和覆盖于所述栅极层顶部的阻挡层；
[0010]对所述半导体衬底进行第一离子注入，在所述半导体衬底中形成第一掺杂区，所述阻挡层配置为在所述第一离子注入的过程中阻挡离子进入所述半导体衬底在所述栅极层下方的区域。
[0011]作为本专利技术的一种可选方案，所述栅极层包括多晶硅层，所述阻挡层包括氮化硅层。
[0012]作为本专利技术的一种可选方案，形成所述栅极层和所述阻挡层的过程包括如下步骤：
[0013]在所述半导体衬底上方依次沉积栅极材料层和阻挡材料层；
[0014]通过光刻工艺在所述阻挡材料层上方形成图形化的光刻胶层；
[0015]以所述光刻胶层作为刻蚀掩膜，通过干法刻蚀工艺形成图形化的所述栅极层和所述阻挡层。
[0016]作为本专利技术的一种可选方案，在所述阻挡材料层和所述光刻胶层之间还形成有无定型碳层和抗反射层；所述栅极层和所述阻挡层之间还形成有应力缓冲层。
[0017]作为本专利技术的一种可选方案，在所述第一离子注入后，还包括对所述第一掺杂区进行退火工艺的过程。
[0018]作为本专利技术的一种可选方案，所述半导体衬底分为高压器件区和低压器件区，所述第一掺杂区形成于所述高压器件区，所述栅极层和所述阻挡层分布于所述高压器件区和所述低压器件区，所述栅氧层分布于所述高压器件区以及所述低压器件区中的所述栅极层的下方；在形成所述第一掺杂区后，还包括在所述低压器件区形成第二掺杂区的过程；形成所述第二掺杂区的过程包括如下步骤：
[0019]去除所述阻挡层；
[0020]在所述低压器件区以所述栅极层作为离子注入的阻挡层，对所述半导体衬底进行第二离子注入，在所述半导体衬底中形成第二掺杂区，所述第二掺杂区的分布区域不包括所述半导体衬底在所述栅极层下方的区域。
[0021]作为本专利技术的一种可选方案，在进行所述第二离子注入前，还包括在所述栅极层的侧壁形成侧墙层的过程。
[0022]作为本专利技术的一种可选方案，所述栅氧层在所述高压器件区的厚度厚于所述栅氧层在所述低压器件区的厚度。
[0023]作为本专利技术的一种可选方案，在所提供的表面形成有所述栅氧层的所述半导体衬底中还形成有阱区；在形成所述第二掺杂区后，还包括在所述半导体衬底中形成源区和漏区的过程。
[0024]本专利技术还提供了一种半导体器件结构，其特征在于，包括：
[0025]表面形成有栅氧层的半导体衬底；
[0026]位于所述栅氧层上方的图形化的栅极层和覆盖于所述栅极层顶部的阻挡层；
[0027]形成于所述半导体衬底中的第一掺杂区，所述第一掺杂区的分布区域不包括所述半导体衬底在所述栅极层下方的区域。
[0028]作为本专利技术的一种可选方案，所述栅极层包括多晶硅层，所述阻挡层包括氮化硅层。
[0029]作为本专利技术的一种可选方案，在所述栅极层和所述阻挡层之间还形成有应力缓冲层。
[0030]如上所述，本专利技术提供一种半导体器件结构和制备方法，具有以下有益效果：
[0031]本专利技术通过在栅极层顶部引入离子注入的阻挡层，在半导体制程特征尺寸减小、栅极层较薄的情况下，确保了高能离子注入时的离子不会注入栅极层下方的沟道区中；此外，本专利技术也在同一器件结构中有效整合了高压器件区和低压器件区。
附图说明
[0032]图1显示为本专利技术实施例一中提供的半导体器件结构的制备方法的流程图。
[0033]图2显示为本专利技术实施例一中提供的在栅极层和阻挡层刻蚀前膜层结构的截面示
意图。
[0034]图3显示为本专利技术实施例一中提供的高压器件区在栅极层和阻挡层刻蚀后的截面示意图。
[0035]图4显示为本专利技术实施例一中提供的低压器件区在栅极层和阻挡层刻蚀后的截面示意图。
[0036]图5显示为本专利技术实施例一中提供的高压器件区在形成热氧层后的截面示意图。
[0037]图6显示为本专利技术实施例一中提供的低压器件区在形成热氧层后的截面示意图。
[0038]图7显示为本专利技术实施例一中提供的高压器件区在第一离子注入时的截面示意图。
[0039]图8显示为本专利技术实施例一中提供的低压器件区在第一离子注入时的截面示意图。
[0040]图9显示为本专利技术实施例一中提供的高压器件区在第一离子注入后的截面示意图。
[0041]图10显示为本专利技术实施例一中提供的低压器件区在第一离子注入后的截面示意图。
[0042]图11显示为本专利技术实施例一中提供的高压器件区在去除阻挡层后的截面示意图。
[0043]图12显示为本专利技术实施例一中提供的低压器件区在去除阻挡层后的截面示意图。
[0044]图13显示为本专利技术实施例一中提供的高压器件区在形成侧墙层后的截面示意图。
[0045]图14显示为本专利技术实施例一中提供的低压器件区在形成侧墙层后的截面示意图。
[0046]图15显示为本专利技术实施例一中提供的低压器件区在第二离子注入后的截面示意图。
[0047]元件标号说明
[0048]101
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半导体衬底
[0049]102
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【技术保护点】

【技术特征摘要】
1.一种半导体器件结构的制备方法，其特征在于，包括如下步骤：提供表面形成有栅氧层的半导体衬底；在所述栅氧层上方形成图形化的栅极层和覆盖于所述栅极层顶部的阻挡层；对所述半导体衬底进行第一离子注入，在所述半导体衬底中形成第一掺杂区，所述阻挡层配置为在所述第一离子注入的过程中阻挡离子进入所述半导体衬底在所述栅极层下方的区域。2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于：所述栅极层包括多晶硅层，所述阻挡层包括氮化硅层。3.根据权利要求1所述的半导体器件结构的制备方法，其特征在于：形成所述栅极层和所述阻挡层的过程包括如下步骤：在所述半导体衬底上方依次沉积栅极材料层和阻挡材料层；通过光刻工艺在所述阻挡材料层上方形成图形化的光刻胶层；以所述光刻胶层作为刻蚀掩膜，通过干法刻蚀工艺形成图形化的所述栅极层和所述阻挡层。4.根据权利要求3所述的半导体器件结构的制备方法，其特征在于：在所述阻挡材料层和所述光刻胶层之间还形成有无定型碳层和抗反射层；所述栅极层和所述阻挡层之间还形成有应力缓冲层。5.根据权利要求1所述的半导体器件结构的制备方法，其特征在于：在所述第一离子注入后，还包括对所述第一掺杂区进行退火工艺的过程。6.根据权利要求1所述的半导体器件结构的制备方法，其特征在于：所述半导体衬底分为高压器件区和低压器件区，所述第一掺杂区形成于所述高压器件区，所述栅极层和所述阻挡层分布于所述高压器件区和所述低压器件区，所述栅氧层分布于所述高压器件区以及所述低压器件...

【专利技术属性】
技术研发人员：唐逢杰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：