垂直半导体器件制造技术

一种垂直半导体器件可以包括衬底、堆叠结构、绝缘中间层、缓冲图案和第一接触插塞。堆叠结构可以包括在衬底上一个堆叠在另一个上的绝缘图案和导电图案。导电图案可以在平行于衬底的上表面的第一方向上延伸，并且导电图案的边缘可以具有阶梯形状。导电图案可以包括由导电图案的暴露的上表面限定的焊盘图案。绝缘中间层可以覆盖堆叠结构。缓冲图案可以在绝缘中间层上。第一接触插塞可以穿过缓冲图案和绝缘中间层。第一接触插塞可以接触焊盘图案中的一个。缓冲图案可以减少由形成第一接触插塞引起的缺陷。的缺陷。的缺陷。

【技术实现步骤摘要】
垂直半导体器件


[0001]示例实施方式涉及垂直半导体器件。更具体地，示例实施方式涉及垂直NAND闪速存储器件。

技术介绍

[0002]近来，已经开发出了其中存储单元可以从衬底的表面垂直堆叠的垂直存储器件。包括在存储单元中的堆叠的导电线的边缘可以具有阶梯形状，并且堆叠的导电线的边缘上表面可以用作焊盘图案。接触插塞可以分别形成在焊盘图案上。

技术实现思路

[0003]示例实施方式提供了可以减少接触插塞的缺陷的垂直半导体器件。
[0004]示例实施方式提供了制造可以减少接触插塞的缺陷的垂直半导体器件的方法。
[0005]根据示例实施方式，提供了一种垂直半导体器件，其可以包括衬底、堆叠结构、绝缘中间层、缓冲图案和第一接触插塞。堆叠结构可以包括在衬底上重复地一个堆叠在另一个上的绝缘图案和导电图案。导电图案可以在平行于衬底的上表面的第一方向上延伸，并且导电图案的边缘可以具有阶梯形状。导电图案可以包括可由导电图案的上表面的暴露部分限定的焊盘图案。绝缘中间层可以覆盖堆叠结构。缓冲图案可以形成在绝缘中间层上。第一接触插塞可以穿过缓冲图案和绝缘中间层。第一接触插塞可以接触焊盘图案中的一个。
[0006]根据示例实施方式，提供了一种垂直半导体器件，其可以包括衬底、堆叠结构、沟道结构、绝缘中间层、缓冲图案、第一接触插塞、第二接触插塞和上布线。堆叠结构可以包括在衬底上一个堆叠在另一个上的绝缘图案和导电图案。导电图案可以在平行于衬底的上表面的第一方向上延伸。导电图案的边缘可以具有阶梯形状。导电图案可以包括可由导电图案的上表面的暴露部分限定的焊盘图案。沟道结构可以穿过堆叠结构，并且可以在垂直方向上延伸。绝缘中间层可以覆盖堆叠结构。缓冲图案可以在绝缘中间层上并且可以面对焊盘图案中的至少一个。第一接触插塞可以穿过缓冲图案和绝缘中间层。第一接触插塞可以接触焊盘图案中的一个。第二接触插塞可以仅穿过绝缘中间层。第二接触插塞可以接触焊盘图案中的一个。上布线可以分别电连接到第一接触插塞和第二接触插塞。
[0007]根据示例实施方式，提供了一种垂直半导体器件，其可以包括衬底、堆叠结构、绝缘中间层、缓冲图案和接触插塞。堆叠结构可以包括在衬底上一个堆叠在另一个上的绝缘图案和导电图案。导电图案可以在平行于衬底的上表面的第一方向上延伸。导电图案的边缘可以具有阶梯形状。导电图案可以包括可由导电图案的上表面的暴露部分限定的焊盘图案。绝缘中间层可以覆盖堆叠结构。缓冲图案可以在绝缘中间层上。缓冲图案可以包括相对于绝缘中间层具有蚀刻选择性的材料。接触插塞可以穿过绝缘中间层。接触插塞可以分别接触焊盘图案的上表面。接触插塞中的至少一个可以穿过缓冲图案。
[0008]根据示例实施方式，提供了一种制造垂直半导体器件的方法。在该方法中，可以在衬底上形成包括一个堆叠在另一个上的绝缘图案和导电图案的堆叠结构。导电图案可以在
平行于衬底的上表面的第一方向上延伸，并且导电图案的边缘可以具有阶梯形状。导电图案可以包括可由导电图案的上表面的暴露部分限定的焊盘图案。导电图案的暴露的上表面可以用作焊盘图案。可以形成绝缘中间层以覆盖堆叠结构。可以在绝缘中间层上形成缓冲图案。可以蚀刻缓冲图案和绝缘中间层的一部分，以形成暴露焊盘图案中的一个的第一接触孔。可以形成第一接触插塞以填充第一接触孔。
[0009]在根据示例实施方式的垂直半导体器件中，可以在焊盘结构上形成缓冲图案。此外，接触插塞中的至少一个可以穿过缓冲图案。因此，可以通过缓冲图案减少接触插塞的诸如穿孔或接触未敞开的缺陷。
附图说明
[0010]示例实施方式将由以下结合附图的详细描述被更清楚地理解。图1至图33表示在此描述的非限制性示例实施方式。
[0011]图1是示出根据示例实施方式的垂直半导体器件的截面图；
[0012]图2是示出垂直半导体器件中的焊盘结构的一部分的透视图；
[0013]图3是示出垂直半导体器件中的焊盘结构的一部分的平面图；
[0014]图4至图12是示出根据示例实施方式的制造垂直半导体器件的方法的截面图；
[0015]图13是示出根据示例实施方式的垂直半导体器件的截面图；
[0016]图14和图15是示出根据示例实施方式的制造垂直半导体器件的方法的截面图；
[0017]图16是示出根据示例实施方式的垂直半导体器件的截面图；
[0018]图17和图18是示出根据示例实施方式的制造垂直半导体器件的方法的截面图；
[0019]图19是示出根据示例实施方式的垂直半导体器件的截面图；
[0020]图20是示出根据示例实施方式的垂直半导体器件的截面图；
[0021]图21至图23是示出根据示例实施方式的制造垂直半导体器件的方法的截面图；
[0022]图24是示出根据示例实施方式的垂直半导体器件的截面图；
[0023]图25是示出根据示例实施方式的垂直半导体器件的截面图；
[0024]图26是示出根据示例实施方式的垂直半导体器件的截面图；
[0025]图27是示出根据示例实施方式的垂直半导体器件的平面图；
[0026]图28是示出根据示例实施方式的垂直半导体器件的平面图；
[0027]图29和图30是示出根据示例实施方式的制造垂直半导体器件的方法的截面图；
[0028]图31是示出根据示例实施方式的垂直半导体器件的截面图；以及
[0029]图32和图33是示出根据示例实施方式的制造垂直半导体器件的方法的截面图。
具体实施方式
[0030]在下文中，基本上平行于衬底的上表面的方向被定义为第一方向。基本上平行于衬底的上表面并垂直于第一方向的方向被定义为第二方向。基本上垂直于衬底的上表面的方向被定义为垂直方向并且也可被称为第三方向。
[0031]图1是示出根据示例实施方式的垂直半导体器件的截面图。图2是示出垂直半导体器件中的焊盘结构的一部分的透视图。图3是示出垂直半导体器件中的焊盘结构的一部分的平面图。
[0032]参照图1和图2，衬底100可以具有第一区域R1和第二区域R2。第一区域R1可以是其中可形成存储单元的单元区域，第二区域R2可以是其中可形成连接存储单元的布线的布线区域。在示例实施方式中，第二区域R2可以是在第一方向上与第一区域R1的边缘的两个侧壁相邻的部分。
[0033]衬底100可以包括例如硅或锗的半导体材料、或绝缘体上半导体(例如氧化物上硅或锗)。
[0034]包括绝缘图案102和导电图案140的堆叠结构可以在衬底上一个堆叠在另一个上。绝缘图案102和导电图案140可以交替且重复地堆叠在衬底100上。导电图案140可以在垂直于衬底100的上表面的垂直方向上彼此间隔开。
[0035]堆叠结构可以在基本上平行于衬底100的上表面的第一方向上延伸。在示例实施方式中，多个堆叠结构可以在基本上垂直于第一方向的第二方向上彼此间隔开。
[0036]堆叠结构可以设置在第一区域R1和第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种垂直半导体器件，包括：衬底；在所述衬底上的堆叠结构，所述堆叠结构包括在所述衬底上一个堆叠在另一个上的绝缘图案和导电图案，其中所述导电图案在平行于所述衬底的上表面的第一方向上延伸，所述导电图案的边缘具有阶梯形状，和所述导电图案包括由所述导电图案的上表面的暴露部分限定的焊盘图案；覆盖所述堆叠结构的绝缘中间层；在所述绝缘中间层上的缓冲图案；以及穿过所述缓冲图案和所述绝缘中间层的第一接触插塞，所述第一接触插塞接触所述焊盘图案中的一个。2.根据权利要求1所述的垂直半导体器件，其中所述缓冲图案包括相对于所述绝缘中间层具有蚀刻选择性的材料。3.根据权利要求1所述的垂直半导体器件，其中所述绝缘中间层包括硅氧化物，以及所述缓冲图案包括在蚀刻工艺中具有比所述硅氧化物的蚀刻速率低的蚀刻速率的材料。4.根据权利要求1所述的垂直半导体器件，其中所述缓冲图案面对所述焊盘图案中的至少一个。5.根据权利要求1所述的垂直半导体器件，其中所述缓冲图案对于每个位置具有均匀的厚度，或者对于每个位置具有不同的厚度。6.根据权利要求5所述的垂直半导体器件，其中所述缓冲图案的第一部分具有第一厚度，所述缓冲图案的第二部分具有小于所述第一厚度的第二厚度，所述缓冲图案的所述第一部分面对位于所述导电图案的所述边缘的所述阶梯形状的部分中的最上面的台阶和最下面的台阶之间的所述焊盘图案，以及所述缓冲图案的所述第二部分面对位于所述导电图案的所述边缘的所述阶梯形状的所述部分中的所述最上面的台阶和所述最下面的台阶处的所述焊盘图案。7.根据权利要求1所述的垂直半导体器件，还包括：仅穿过所述绝缘中间层的第二接触插塞，其中所述第二接触插塞接触所述焊盘图案中的对应一个的上表面。8.根据权利要求7所述的垂直半导体器件，其中所述缓冲图案面对位于所述导电图案的所述边缘的在所述第一接触插塞和所述第二接触插塞之下的所述阶梯形状的部分中的最上面的台阶和最下面的台阶之间的所述焊盘图案。9.根据权利要求1所述的垂直半导体器件，还包括：多个第一接触插塞，其中所述多个第一接触插塞包括所述第一接触插塞，以及所述多个第一接触插塞穿过作为一个图案的所述缓冲图案。10.根据权利要求9所述的垂直半导体器件，其中所述缓冲图案包括绝缘材料。
11.根据权利要求10所述的垂直半导体器件，其中所述缓冲图案包括硅氧化物或铝氧化物。12.根据权利要求1所述的垂直半导体器件，还包括：多个缓冲图案；以及多个第一接触插塞，其中所述多个缓冲图案包括所述缓冲图案，以及所述多个第一接触插塞包括所述第一接触插塞，以及所述多个第一接触插塞中的一个分别穿过所述多个缓冲图案中的一个。13.根据权利要求12所述的垂直半导体器件，其中所述缓冲图案包括绝缘材料或导电材料。14.根据权利要求1所述的垂直半导体器件，还包括：多个缓冲图案，其中所述多个缓冲图案包括所述缓冲图案，以及所述多个缓冲图案在垂直于所述衬底的所述上表面的垂直方向上彼此间隔开。15.根据权利要求...

【专利技术属性】
技术研发人员：玄昇，高东旭，朴珠希，宋柱鹤，安钟善，赵晟元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：