一种综合复用多时钟同步装置制造方法及图纸

本实用新型专利技术公开了一种综合复用多时钟同步装置，包括核心控制单元、逻辑处理单元、时钟处理单元和电源管理单元；核心控制单元分别与逻辑处理单元和时钟处理单元交互连接，时钟处理单元与逻辑处理单元交互连接，电源管理单元与外部电源相连接，电源管理单元分别与核心控制单元、逻辑处理单元和时钟处理单元相连接。该装置主要实现对综合复用设备的时钟进行控制，可根据需要提供内部自由震荡时钟、外部BITS时钟接入、抽取E1线路时钟。支持按照设置的时钟优先级别和自恢复等待时间自动倒换及自恢复控制，确保时钟智能同步，从而保证数据传输的可靠性和稳定性，可广泛应用于大型、中型、小型通信设备中对综合复用设备多时钟信号设置管理的场合。设置管理的场合。设置管理的场合。

【技术实现步骤摘要】
一种综合复用多时钟同步装置


[0001]本技术涉及一种通信设备的时钟同步装置，具体涉及的是一种综合复用多时钟同步装置。

技术介绍

[0002]在电子信息技术中，传统的通信设备在实现数据同步时，仅具有内部自由震荡时钟和抽取E1线路时钟接口，这种方式在业务对时钟要求不严格的情况下可满足需要。但随着通信技术的高速发展，通信设备的功能越来越强，尤其是综合复用设备的业务接入种类也越来越大，特别是在高速、低速数字信号传输的混合组网中，固定的时钟同步方式已越来越不能满足现有高速发展的技术需求。

技术实现思路

[0003]为了克服上述现有技术的不足，本技术的目的是提供一种综合复用多时钟同步装置，可满足各类时钟应用场合，具有技术可靠、效率高、时钟类型多、应用范围广的特点。
[0004]为了实现上述目的，本技术采用的技术方案是：
[0005]一种综合复用多时钟同步装置，包括核心控制单元、逻辑处理单元、时钟处理单元和电源管理单元；核心控制单元分别与逻辑处理单元和时钟处理单元交互连接，时钟处理单元与逻辑处理单元交互连接，电源管理单元与外部电源相连接，电源管理单元分别与核心控制单元、逻辑处理单元和时钟处理单元相连接。
[0006]所述的核心控制单元，用于按照设置的时钟优先级别和自恢复等待时间自动倒换及自恢复控制，确保时钟智能同步。
[0007]所述的时钟处理单元，为装置内外部的时钟接口，用于向装置提供内部自由震荡时钟、外部BITS时钟接入、抽取E1线路时钟接口以及为核心控制单元提供所需的各种输入输出的时钟信号。
[0008]所述的逻辑处理单元，用于完成装置内部的时钟逻辑信号的处理。
[0009]所述电源管理单元为装置的电源输入和转换接口，用于为其他单元提供所需的各种电源信号，采用+5V直流电源输入。
[0010]所述的核心控制单元包括ARM微处理器、提供频率支持的晶振电路、实现对电源信号滤波的滤波电路和用于完成装置掉电时内部时间的存储的电源电路；所述的ARM微处理器为芯片U1，其中芯片U1为主要核心控制芯片，实现装置可按照设置的时钟优先级别和自恢复等待时间自动倒换及自恢复控制，确保时钟智能同步；晶振电路包括晶振Y1、电阻R13、电容C46和电容C47；晶振Y1一端连接到芯片U1的管脚上，另一端分两路，一路直接连接到芯片U1的另一个管脚上，一路分别连接到电阻R13和电容C47的一端上，电阻R13的另一端和晶振Y1一起连接到芯片U1的同一个管脚上，电容C47另一端接地，电容C46一端接地，一端和晶振Y1一起连接到芯片U1的同一个管脚上；
[0011]电源电路包括芯片U4、电阻R1、电容C5、二极管D3、电感L3、电阻R2、电阻R7、电容C6和磁珠FB5；所述的芯片U4的4管脚经串联的电阻R1和电容C5后接地，芯片U4的5管脚接电源，芯片U4的2管脚接地，芯片U4的1管脚分两路，一路经二极管D3后接地，一路经串联的电感L3和磁珠FB5后接电源，电阻R2一端连接到串联的电感L3和磁珠FB5之间，另一端经电阻R7接地，电容C6一端接地，一端接电源；
[0012]滤波电路包括电容C64、电容C42到C45、电容C50到C53、电容C38到C39和电感L4；所述的电容C42到C45和电容C50到C53并联后，一端接电源，一端接地，电容C45连接到电感L4的一端，电感L4的另一端连接电源，电容C38到C39并联后一端接电源，一端接地。
[0013]所述的逻辑处理单元包括芯片U25、接插件J4、电阻R12、电阻R14到R16、电阻R17、R19、R18、R21、电容C14到C18、C35、C37、C48和C49；其中，芯片U25完成装置内部的时钟逻辑信号处理，接插件J4完成芯片U25逻辑程序的输入，电阻R12、电阻R14到R16、电阻R17、R19、R18、R21、电容C14到C18、C35、C37、C48、C49完成对逻辑处理单元周边信号的适配。
[0014]时钟处理单元包括由芯片U6、电阻R10、电容C7、电阻R8到R9、电阻R11、电容C8、晶振Y3、晶振Y6、芯片U2、电阻R20、电阻R22、芯片U11、晶振Y7、电容C19、电感L1、电容C9到C10、电阻R23和电容C11；所述的芯片U6的正输入端分两路，一路连接电阻R9，一路经串联的电阻R11和电容C8后接地，芯片U6的负输入端分两路，一路连接电阻R8，一路连接电阻R10，电阻R10串联到电容C7上，电容C7分别连接到晶振Y3和晶振Y6的输入端上，芯片U6的输出端分别连接到晶振Y3和晶振Y6的输入端上，晶振Y3和晶振Y6的输出端连接后一起连接到芯片U2上，芯片U2的输出端分别连接电阻R20和电阻R22；芯片U11上连接有晶振Y7，电容C19一端接地，一端连接到芯片U11上，电容C9和电容C10并联后一端经电感L1接电源，另一端接地，芯片U11的电压端接到电感L1的一端，电阻R23一端连接到芯片U11上，一端分两路，一路经电容C11接地，另一端置空；
[0015]其中U11实现时钟信号的输入输出，晶振Y7、电容C19、电感L1、电容C9到C10、电阻R23、电容C11负责时钟信号供电保护、信号的稳定输出，芯片U6、电阻R10、电容C7、电阻R8到R9、电阻R11、电容C8、晶振Y3、晶振Y6、芯片U2、电阻R20、电阻R22负责控制时钟信号的分类输出。
[0016]所述的电源管理单元包括芯片U21、电容C96到C97、电阻R5到R6、电容C94到C95、芯片U15、电阻R45、电容C100、二极管D1、电感L6、电阻R46、电阻R48、电容C101、磁珠FB2、芯片U9、磁珠FB3、电容C163、芯片U8、电阻R79到R80、电容C116、二极管LED1到LED2、二极管LED17到LED18、电阻R60、电阻R62、电阻R97和电阻R98；电容C94和电容C95并联后，一端接芯片U21的电源端，另一端接地，电容C96和电容C97并联后，一端接芯片U21的电源端，另一端接地，电阻R5和电阻R6连接到芯片U21上；芯片U15的一个输入端接电源，一个输入端接串联的电阻R45和电容C100，串联的电阻R45和电容C100另一端接地，芯片U15的1管脚分两路，一路经二极管D1接地，一路经串联的电感L6和磁珠FB2后接电源，电阻R46和电阻R48串联后，一端连接到电感L6和磁珠FB2之间，一端接地，电容C101一端接地，一端连接电源；芯片U9的输出端连接到磁珠FB3的一端上，磁珠FB3的另一端接电源，电容C163一端接电源，一端接地；芯片U8的2管脚上连接有电阻R79，1管脚上接有电阻R80，芯片U8的输出端上连接有电容C116，电容C116另一端接地；二极管LED1和电阻R60串联后，一端接电源，一端置空，二极管LED2和电阻R62串联，一端接电源，一端置空，二极管LED17和电阻R97串联，一端接电源，一端置空，
二极管LED18和电阻R98串联，一端接电源，一端接地；
[0017]其中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种综合复用多时钟同步装置，其特征在于，包括核心控制单元(1)、逻辑处理单元(2)、时钟处理单元(3)和电源管理单元(4)；核心控制单元(1)分别与逻辑处理单元(2)和时钟处理单元(3)交互连接，时钟处理单元(3)与逻辑处理单元(2)交互连接，电源管理单元(4)与外部电源相连接，电源管理单元(4)分别与核心控制单元(1)、逻辑处理单元(2)和时钟处理单元(3)相连接。2.根据权利要求1所述的综合复用多时钟同步装置，其特征在于,所述的核心控制单元(1)，用于按照设置的时钟优先级别和自恢复等待时间自动倒换及自恢复控制，确保时钟智能同步。3.根据权利要求1所述的综合复用多时钟同步装置，其特征在于,所述的时钟处理单元(3)，为装置内外部的时钟接口，用于向装置提供内部自由震荡时钟、外部BITS时钟接入、抽取E1线路时钟接口以及为核心控制单元提供所需的各种输入输出的时钟信号。4.根据权利要求1所述的综合复用多时钟同步装置，其特征在于,所述的逻辑处理单元，用于完成装置内部的时钟逻辑信号的处理。5.根据权利要求1所述的综合复用多时钟同步装置，其特征在于，所述电源管理单元(4)为装置的电源输入和转换接口，用于为其他单元提供所需的各种电源信号，采用+5V直流电源输入。6.根据权利要求1所述的综合复用多时钟同步装置，其特征在于，所述的核心控制单元(1)包括ARM微处理器、提供频率支持的晶振电路、实现对电源信号滤波的滤波电路和用于完成装置掉电时内部时间的存储的电源电路；所述的ARM微处理器为芯片U1，其中芯片U1为主要核心控制芯片，实现装置可按照设置的时钟优先级别和自恢复等待时间自动倒换及自恢复控制，确保时钟智能同步；晶振电路包括晶振Y1、电阻R13、电容C46和电容C47；晶振Y1一端连接到芯片U1的管脚上，另一端分两路，一路直接连接到芯片U1的另一个管脚上，一路分别连接到电阻R13和电容C47的一端上，电阻R13的另一端和晶振Y1一起连接到芯片U1的同一个管脚上，电容C47另一端接地，电容C46一端接地，一端和晶振Y1一起连接到芯片U1的同一个管脚上；电源电路包括芯片U4、电阻R1、电容C5、二极管D3、电感L3、电阻R2、电阻R7、电容C6和磁珠FB5；所述的芯片U4的4管脚经串联的电阻R1和电容C5后接地，芯片U4的5管脚接电源，芯片U4的2管脚接地，芯片U4的1管脚分两路，一路经二极管D3后接地，一路经串联的电感L3和磁珠FB5后接电源，电阻R2一端连接到串联的电感L3和磁珠FB5之间，另一端经电阻R7接地，电容C6一端接地，一端接电源；滤波电路包括电容C64、电容C42到C45、电容C50到C53、电容C38到C39和电感L4；所述的电容C42到C45和电容C50到C53并联后，一端接电源，一端接地，电容C45连接到电感L4的一端，电感L4的另一端连接电源，电容C38到C39并联后一端接电源，一端接地。7.根据权利要求1所述的综合复用多时钟同步装置，其特征在于，所述的逻辑处理单元(2)包括芯片U25、接插件J4、电阻R12、电阻R14到R16、电阻R17、R19、R18、R21、电容C14到C18、C35、C37、C48和C49；其中，芯片U25完成装置内部的时钟逻辑信号处理，接插件J4完成芯片U25逻辑程序的输入，电阻R12、电阻R14到R16、电阻R17、R19、R18、R21、电容C14到C18、C35、C37、C48、C49完成对逻辑处理单元周边信号的适配。8.根据权利要求1所述的综合复用多时钟同步装置，其特征在于，时钟处理单元(3)包
括由芯片U6、电阻R10、电容C7、电阻R8到R9、电阻R11、电容C8、晶振Y3、晶振Y6、芯片U2、电阻R20...

【专利技术属性】
技术研发人员：尹波，杨炜，柳峰，
申请(专利权)人：西安民兴信息工程有限责任公司，
类型：新型
国别省市：