电子电路装置以及电子电路装置的制造方法制造方法及图纸

根据本发明专利技术的电子电路装置的特征在于，该电子电路装置具备：至少一个半导体芯片，该半导体芯片用作电子电路元件；以及，再布线层，由绝缘性的感光性树脂层构成，其中，所述再布线层包含所述半导体芯片，所述半导体芯片包含侧面以及在其上形成连接端子的形成面，所述再布线层具有与半导体芯片的连接端子电连接的深度不同的多个布线光通孔，以及在与半导体芯片的、其上形成连接端子的形成面平行的同一面上将各个布线光通孔电连接的布线；并且，各个布线光通孔是与半导体芯片的连接端子连接的底部和侧壁连续的桶状，其中，相对于底部与位于所述底部的相反侧的上部之间的中间部的孔面，上部的孔面变窄。上部的孔面变窄。上部的孔面变窄。

【技术实现步骤摘要】
【国外来华专利技术】电子电路装置以及电子电路装置的制造方法


[0001]本专利技术涉及电子电路装置以及电子电路装置的制造方法。特别是，涉及能够确保适合于系统集成化的扇出型晶圆级封装(FOWLP)的可靠性，以低成本实现三维安装的电子电路装置以及其制造方法。

技术介绍

[0002]在构成了高度化的集成电路的集成电路元件(称为半导体芯片。)中，多种封装已投入实际使用。例如，晶圆级封装(WLP)、FOWLP近年来已投入实际使用。该FOWLP根据半导体芯片相对于基板的设置方向而被称为Face-Up型和Face-Down型。
[0003]Face-Up型由于将内包的各半导体芯片先固定在基底基板上，然后再进行加工处理，因此不易受到制造工序中的振动、密封树脂的热膨胀等的影响，适合于要求精度的FOWLP。近年来的Face-Up型为，在利用密封树脂对粘接在固定于基底基板的各半导体芯片的连接端子上的铜柱进行模塑之后，以与实施化学机械研磨(Chemical Mechanical Polishing：CMP)而露出的铜柱的前端部形成电连接的方式层叠再配置布线结构(再布线层)。
[0004]另一方面，Face-Down型为，在将设置有半导体芯片的连接端子的面经由粘接剂粘接于支承体之后，对半导体芯片整体进行树脂模塑，之后对该支承体进行剥离处理而使半导体芯片的触点露出。在该露出面上层叠形成再布线层。
[0005]特别是，Face-Up型的FOWLP特别适合于利用多个半导体芯片的系统集成化，由于不需要通常的印刷基板，因此变薄，布线长度也变短，从而电感、杂散电容也变小，可以实现信号的传输速度的高速化。
[0006]现有技术文献
[0007]专利文献
[0008]专利文献1：美国专利第8643164号公报
[0009]专利文献2：美国专利申请公开第2017/0025380号说明书
[0010]专利文献3：国际公开第2010/101163号
[0011]非专利文献
[0012]非专利文献1：
[0013]Chien-Fu Tseng,Chung-Shi Liu,Chi-Hsi Wu,and Douglas Yu,"InFO(Wafer Level Integrated Fan-Out)Technology",2016IEEE 66th Electronic Components and Technology Conference,USA,Electronic Components and Technology Conference,2016,DOI 10.1109/ECTC.2016.65

技术实现思路

[0014]本专利技术要解决的问题
[0015]然而，在这样的Face-up型的FOWLP中，需要以下复杂且昂贵的制造工序：在内包的
半导体芯片的连接端子上高精度地形成铜柱；高平坦度的树脂模塑；之后的CMP加工；再布线层的层叠。此外，在以系统集成化为目标进行三维化的情况下，也实现了使用具有布线层的基底基板，在该基底基板的连接端子上也垂直地形成了较长的铜柱的Face-up型的三维FOWLP。在这样的三维FOWLP中，需要同时错位地形成比半导体芯片厚度长的铜柱和短的铜柱(在半导体芯片的连接端子上形成的铜柱)，进而变得复杂且昂贵。另外，还研究了混载芯片厚度不同的不同种类的半导体芯片，但由于复杂地存在多种长度不同的铜柱，因此没有解决树脂模塑的平坦性确保等成品率稳定性的课题。
[0016]然而，从市场考虑，期望使用了FOWLP结构、半导体芯片的廉价且高度的系统集成化，例如，期望可以廉价地实现使两个半导体芯片层叠的三维化，或者使不同种类的两个半导体芯片并列设置。这是因为，通过三维化，虽然厚度增加了数百μm左右的半导体封装厚度，但能够减少安装面积。尤其是，应用处理器不是单独进行工作，而是外接大容量动态随机存取存储器(DRAM)、闪存(Flash Memory)来进行工作。另外，应用处理器通过三维FOWLP，能够实现与层叠的DRAM、闪存等非特殊的标准封装件之间以较大的数据总线宽度进行大量的数据通信。另外，通过实现不同种类的半导体芯片的并置化，能够容易地通过FOWLP结构来实现具有自由度的多个芯片的搭载，可以期待能够轻松满足顾客和市场要求的单一模块的适用范围扩大。
[0017]因此，本专利技术的一个实施方式的目的在于，通过提供适合于半导体芯片的系统集成化的廉价且确保了可靠性的FOWLP结构以及制造方法，即使在通过芯片的层叠而实现三维化、芯片的并置化的情况下，也能够解决高成本、阻碍高速化，以及可靠性降低这样的课题。
[0018]解决问题的手段
[0019]本专利技术的一个实施方式所涉及的电子电路装置具备：至少一个电子电路元件；再布线层，由绝缘性的感光性树脂层构成，所述绝缘性的感光性树脂层同时包裹电子电路元件的连接部的形成面以及侧面，并且具有与电子电路元件的连接部电连接的深度不同的多个布线光通孔，以及在与电子电路元件的连接部的形成面平行的同一面上将各个布线光通孔电连接的布线。其特征在于，各个布线光通孔是与电子电路元件的连接部连接的底部和侧壁连续的桶状，相对于底部与相反侧的上部之间的中间部的孔面，上部的孔面变窄。
[0020]本专利技术的一个实施方式所涉及的电子电路装置的制造方法的特征在于，形成绝缘性的感光性树脂层，所述绝缘性的感光性树脂层包裹至少一个电子电路元件的连接部的形成面以及侧面，形成与电子电路元件的连接部电连接的深度不同的多个布线光通孔，以及在与电子电路元件的连接部的形成面平行的同一面上形成将各个布线光通孔电连接的布线，各个布线光通孔通过选择性曝光将曝光量控制在规定范围，形成为与电子电路元件的连接部连接的底部和侧壁连续的桶状，并且形成为相对于底部与相反侧的上部之间的中间部的孔面，上部的孔面变窄。
[0021]本专利技术的效果
[0022]根据本专利技术，能够廉价地实现适合于半导体芯片的系统集成化的FOWLP结构，同时解决阻碍高速化的课题并确保可靠性。
附图说明
[0023]图1是本专利技术的一个实施方式所涉及的半导体装置的剖视图。
[0024]图2是本专利技术的一个实施方式所涉及的半导体装置的放大剖视图。
[0025]图3是表示本专利技术的一个实施方式所涉及的半导体装置的可靠性的图。
[0026]图4是表示本专利技术的一个实施方式所涉及的半导体装置的制造方法的剖视图。
[0027]图5是表示本专利技术的一个实施方式所涉及的半导体装置的制造方法的剖视图。
[0028]图6是表示本专利技术的一个实施方式所涉及的半导体装置的制造方法的剖视图。
[0029]图7是表示本专利技术的一个实施方式所涉及的半导体装置的制造方法的放大剖视图。
[0030]图8是本专利技术的一个实施方式所涉及的半导体装置的制造方法。
[0031]图9是表示本专利技术的一个实施方式所涉及的半导体装置的曝光量与通孔的尺寸的关系的图。示出的放大剖视图。
[0032本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种电子电路装置，其特征在于，具备：至少一个电子电路元件；再布线层，由绝缘性的感光性树脂层构成，所述绝缘性的感光性树脂层同时包裹所述电子电路元件的连接部的形成面以及侧面，并且具有与所述电子电路元件的所述连接部电连接的深度不同的多个布线光通孔，以及在与所述电子电路元件的所述连接部的形成面平行的同一面上将各个所述布线光通孔电连接的布线，各个所述布线光通孔是与所述电子电路元件的所述连接部连接的底部和侧壁连续的桶状，相对于所述底部与相反侧的上部之间的中间部的孔面，所述上部的孔面变窄。2.根据权利要求1所述的电子电路装置，其特征在于，所述布线光通孔的所述侧壁与所述底部之间由平缓地连续的弯曲面连接。3.根据权利要求1或2所述的电子电路装置，其特征在于，在所述布线光通孔的内侧填充有所述感光性树脂层。4.根据权利要求1至3中任一项所述的电子电路装置，其特征在于，所述布线光通孔的纵横比为1.5以下。5.根据权利要求1至4中任一项所述的电子电路装置，其特征在于，还具备基底基板，所述基底基板包括具有连接部的布线层，所述再布线层具备：第一布线光通孔，与所述电子电路元件的所述连接部直接连接；第二布线光通孔，设置在所述电子电路元件的外周，在与所述布线连接的一端的相反侧的另一端与所述布线层的所述连接部直接连接。6.根据权利要求5所述的电子电路装置，其特征在于，将元件厚度不同的多个所述电子电路元件并列...

【专利技术属性】
技术研发人员：明岛周三，
申请(专利权)人：莱新科技股份有限公司，
类型：发明
国别省市：