芯片封装结构及存储器制造技术

本发明专利技术公开一种芯片封装结构，该芯片封装结构包括PCB基板和位于所述PCB基板上且从下至上依次设置的DRAM芯片晶圆、FOW层及FLASH芯片晶圆，其中，所述DRAM芯片晶圆为依次堆叠的若干个，相邻所述DRAM芯片晶圆之间设有第一垫层，所述FOW层与所述DRAM芯片晶圆错位设置以构成位于所述FOW层与PCB基板之间的悬空区域，所述悬空区域内设置有位于所述PCB基板上、用于支撑所述FOW层的垫片。本发明专利技术的芯片封装结构封装操作条件稳定可靠，并且有助于降低成本，提升存储产品质量以及数据传输的稳定性。此外，本发明专利技术还公开一种存储器。本发明专利技术还公开一种存储器。本发明专利技术还公开一种存储器。

【技术实现步骤摘要】
芯片封装结构及存储器


[0001]本专利技术涉及芯片封装
，特别涉及一种芯片封装结构及存储器。

技术介绍

[0002]现代便捷式电子产品对微电子封装提出了更高的要求，其对更轻、更薄、更小、高可靠性、低功耗的不断追求，推动着微电子封装朝着密度更高的三维立体封装方式发展。
[0003]其中，多芯片堆叠技术是三维立体封装的基本工作，特别是针对存储类产品，多层芯片堆叠技术决定了产品尺寸能够缩小的程度以及产品元件的集成度。
[0004]在目前现有的芯片封装结构内，不同规格、类型、大小的芯片晶圆互相堆叠，位于上层位置的芯片晶圆一般呈悬空状态，因芯片晶圆较薄的原因，在做打线操作时，芯片晶圆碎裂的概率较大，封装操作条件不够稳定、不够可靠；此外，若芯片晶圆之间间距过大，由于金线非常细，在打线时也会容易发生金线断裂，即使打线成功，过长的金线会使得成本增加，以及在后续的封装过程中也会因外力原因而更为容易断裂；若芯片晶圆之间间距过小，金线上所形成的弧度部分易碰触到上方芯片晶圆而出现短路的情况，影响存储产品质量以及数据传输的稳定性。

技术实现思路

[0005]本专利技术的主要目的是提出一种芯片封装结构，旨在解决
技术介绍
中所存在的技术问题。
[0006]为实现上述目的，本专利技术提出一种芯片封装结构，该芯片封装结构包括PCB基板和位于所述PCB基板上且从下至上依次设置的DRAM芯片晶圆、FOW层及FLASH芯片晶圆，其中，
[0007]所述DRAM芯片晶圆为依次堆叠的若干个，相邻所述DRAM芯片晶圆之间设有第一垫层，所述FOW层与所述DRAM芯片晶圆错位设置以构成位于所述FOW层与PCB基板之间的悬空区域，所述悬空区域内设置有位于所述PCB基板上、用于支撑所述FOW层的垫片。
[0008]优选地，所述FLASH芯片晶圆为依次堆叠的若干个，相邻所述FLASH芯片晶圆之间设有第二垫层。
[0009]优选地，所述第一垫层和第二垫层的高度为10μm～20μm。
[0010]优选地，所述DRAM芯片晶圆的上表面设有若干第一端口，相邻所述DRAM芯片晶圆之间错位设置，若干所述第一端口显露于其错位位置处；
[0011]和/或，所述FLASH芯片晶圆的上表面设有若干第二端口，相邻所述FLASH芯片晶圆之间错位设置，若干所述第二端口显露于其错位位置处。
[0012]优选地，所述PCB基板与底部的所述DRAM芯片晶圆之间设有第三垫层。
[0013]优选地，所述第三垫层的高度为50μm。
[0014]优选地，所述FOW层的高度为50μm～100μm。
[0015]优选地，所述垫片为间隔设置的若干个。
[0016]优选地，所述PCB基板的上表面设有金手指接口，所述PCB基板的下表面设有若干
个锡球。
[0017]本专利技术还提出一种存储器，该存储器包括主板和前述记载的所述的芯片封装结构，所述芯片封装结构设置在所述主板上；所述芯片封装结构包括PCB基板和位于所述PCB基板上且从下至上依次设置的DRAM芯片晶圆、FOW层及FLASH芯片晶圆，其中，
[0018]所述DRAM芯片晶圆为依次堆叠的若干个，相邻所述DRAM芯片晶圆之间设有第一垫层，所述FOW层与顶部的所述DRAM芯片晶圆错位设置以构成位于所述FOW层与PCB基板之间的悬空区域，所述悬空区域内设置有位于所述PCB基板上、用于支撑所述FOW层的垫片。
[0019]本专利技术实施例技术方案所提出的芯片封装结构，由PCB基板、DRAM芯片晶圆、FOW层和FLASH芯片晶圆组成，若干个DRAM芯片晶圆依次堆叠，相邻的DRAM芯片晶圆之间通过所设的第一垫层以保证间距大小适中，金线不易断裂且不会过长，有助于降低成本，金线上所形成的弧度部分不易碰触到上方芯片晶圆，从而避免出现短路的情况，有助于提升存储产品质量以及数据传输的稳定性；并且，FOW层及其上的FLASH芯片晶圆通过所设的垫片支撑，可为后续的打线、封装操作提供稳定的打线结构，降低芯片晶圆碎裂的风险，封装操作条件稳定可靠。
附图说明
[0020]图1为本专利技术一实施例中芯片封装结构的结构示意图；
[0021]图2为本专利技术又一实施例中芯片封装结构的结构示意图；
[0022]图3为图2中芯片封装结构另一视角下的结构示意图。
具体实施方式
[0023]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的方案进行清楚完整的描述，显然，所描述的实施例仅是本专利技术中的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0024]本专利技术提出一种芯片封装结构，参照图1，该芯片封装结构包括PCB基板10和位于PCB基板10上且从下至上依次设置的DRAM芯片晶圆20、FOW层30及FLASH芯片晶圆40，其中，
[0025]DRAM芯片晶圆20为依次堆叠的若干个，相邻DRAM芯片晶圆20之间设有第一垫层，FOW层30与DRAM芯片晶圆20错位设置以构成位于FOW层与PCB基板10之间的悬空区域，悬空区域内设置有位于PCB基板10上、用于支撑FOW层30的垫片50。
[0026]本实施例所涉及的芯片封装结构为存储芯片的三维立体封装，具体地，其主要由PCB基板10、DRAM芯片晶圆20、FOW层30和FLASH芯片晶圆40组成，并且DRAM芯片晶圆20、FOW层30和FLASH芯片晶圆40位于PCB基板10上，从下至上依次堆叠设置，其中：
[0027]所涉及的PCB基板10的上表面划分出安装位以安装DRAM芯片晶圆20、FOW层30和FLASH芯片晶圆40，此外，PCB基板10上还可划分出其它的安装位以安装有其它元件，在此不一一列明。
[0028]所涉及的DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)芯片晶圆设有若干个，并且若干个DRAM芯片晶圆20大小一致，在竖直方向上依次堆叠，其中，任意的相邻DRAM芯片晶圆20之间设有第一垫层，通过所设第一垫层，相邻DRAM芯片晶圆20之间间
隔一定距离，第一垫层的高度即相邻DRAM芯片晶圆20之间的间距。作为优选，第一垫层采用DAF-环氧树脂材料制成，其高度范围为10～50μm，根据实际需求设置，在此不作限定。
[0029]所涉及的FOW(Filmon Wire)层是一种新支撑型的芯片粘合剂，一般为薄膜形态，用于支撑FLASH芯片晶圆40，并且可实现DRAM芯片晶圆20与FLASH芯片晶圆40的间隔，避免下方所打金线与上方芯片晶圆之间接触而出现短路。作为优选，FOW层30采用HR-400-S34-环氧树脂材料制成，其高度范围为50～100μm，根据实际需求设置，在此不作限定。所涉及的FLASH芯片晶圆40可为单个，或为从下至上依次堆叠的若干个，根据实际需求设置。
[0030]其中，FOW层30与DRAM芯片晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片封装结构，其特征在于，包括PCB基板和位于所述PCB基板上且从下至上依次设置的DRAM芯片晶圆、FOW层及FLASH芯片晶圆，其中，所述DRAM芯片晶圆为依次堆叠的若干个，相邻所述DRAM芯片晶圆之间设有第一垫层，所述FOW层与所述DRAM芯片晶圆错位设置以构成位于所述FOW层与PCB基板之间的悬空区域，所述悬空区域内设置有位于所述PCB基板上、用于支撑所述FOW层的垫片。2.根据权利要求1所述的芯片封装结构，其特征在于，所述FLASH芯片晶圆为依次堆叠的若干个，相邻所述FLASH芯片晶圆之间设有第二垫层。3.根据权利要求2所述的芯片封装结构，其特征在于，所述第一垫层和第二垫层的高度为10μm～20μm。4.根据权利要求2所述的芯片封装结构，其特征在于，所述DRAM芯片晶圆的上表面设有若干第一端口，相邻所述DRAM芯片晶圆之间错位设置，若干所述第一...

【专利技术属性】
技术研发人员：孙成思，孙日欣，刘小刚，
申请(专利权)人：深圳佰维存储科技股份有限公司，
类型：发明
国别省市：