隔离电路制造技术

本申请公开了一种隔离电路。其中，该电路包括：数字隔离芯片，调试设备的时钟信号接口CLK_1与所述数字隔离芯片的第三引脚连接；所述调试设备的数据信号接口DIO_1经过三极管Q1的发射级和二极管D1之后与所述数字隔离芯片的第四引脚和第五引脚连接；待调试的电子设备的时钟信号接口CLK_2与所述数字隔离芯片的第十四引脚连接；所述电子设备的数据信号接口DIO_2经过三极管Q2的发射级和二极管D2之后与所述数字隔离芯片的第十二引脚和第十三引脚连接。本申请解决了相关技术中调试接口存在干扰的技术问题。扰的技术问题。扰的技术问题。

【技术实现步骤摘要】
隔离电路


[0001]本申请涉及电路领域，具体而言，涉及一种隔离电路。

技术介绍

[0002]目前绝大多数调试接口为JTAG和SWD，其中SWD(Serial Wire Debug)由于其端口少而被各大厂商广泛应用，但是SWD接口存在由于受到干扰而造成稳定性较差的问题。
[0003]针对上述的问题，目前尚未提出有效的解决方案。

技术实现思路

[0004]本申请实施例提供了一种隔离电路，以至少解决相关技术中调试接口存在干扰的技术问题。
[0005]根据本申请实施例的一个方面，提供了一种隔离电路，包括：数字隔离芯片，调试设备的时钟信号接口CLK_1与所述数字隔离芯片的第三引脚连接；所述调试设备的数据信号接口DIO_1经过三极管Q1的发射级和二极管D1之后与所述数字隔离芯片的第四引脚和第五引脚连接；待调试的电子设备的时钟信号接口CLK_2与所述数字隔离芯片的第十四引脚连接；所述电子设备的数据信号接口DIO_2经过三极管Q2的发射级和二极管D2之后与所述数字隔离芯片的第十二引脚和第十三引脚连接。
[0006]可选地，所述数字隔离芯片的第一引脚与所述调试设备的供电接口VCC_1连接。
[0007]可选地，所述数字隔离芯片的第二引脚与所述调试设备的接地接口连接。
[0008]可选地，所述数字隔离芯片的第十六引脚与所述电子设备的供电接口VCC_2连接。
[0009]可选地，所述数字隔离芯片的第九引脚和第十五引脚与所述电子设备的接地接口连接。
[0010]可选地，所述数字隔离芯片的第七引脚经由电阻R3上拉到VCC_1；所述数字隔离芯片的第十引脚经由电阻R4上拉到VCC_2。
[0011]可选地，电容C1并联至所述数字隔离芯片的第一引脚和第二引脚；电容C2并联至所述数字隔离芯片的第十五引脚和第十六引脚。
[0012]可选地，所述数字隔离芯片的第四引脚上接有滤波电容C3；所述数字隔离芯片的第十二引脚上接有滤波电容C4。
[0013]可选地，在所述数字隔离芯片通电待机时，所述数字隔离芯片的第七引脚和第十引脚上拉到高电平；所述数字隔离芯片的第三引脚、第四引脚以及第十二引脚上拉到高电平；所述数字隔离芯片的第五引脚、第十三引脚以及第十四引脚上拉到高电平。
[0014]可选地，当调试设备拉低CLK_1、DIO_1发送数据时，CLK_2也被拉低，三极管Q1基级电压不为0，Q1导通，第四引脚输入被Q1拉至低电平，第十三引脚输出变为低电平，二极管D2导通，拉低DIO_2，三极管Q2不导通，保持高阻态。
[0015]本申请的电路主要实现产品调试过程中调试设备和电子设备之间电气隔离，隔绝调试设备和电子设备，从而避免调试过程中由于公共电源或者公共地产生的干扰；此外还
能避免调试设备与电子设备主控芯片电平不一导致信号无法正确传输甚至电压过高造成芯片损坏的情况，可以解决相关技术中调试接口存在干扰的技术问题。
附图说明
[0016]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0017]图1是根据本申请实施例的一种可选的隔离电路的示意图；
[0018]图2是根据本申请实施例的一种可选的隔离电路的示意图。
具体实施方式
[0019]为了使本
的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
[0020]需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0021]本设计以SWD调试口为切入点，发现在产品功能调试过程中，由于控制系统不稳定、周围环境复杂(高温、噪声等)、电机震动等因素干扰下，会出现电磁干扰以及共模电压高等问题，并且由于多数调试设备还是跟电子设备共地，很大程度上会将一些干扰信号由电子设备串扰到调试设备，从而影响调试信号传输，造成信号中断等问题，并且大多数调试设备并未实现电气完全隔离，为解决这类问题，可以在调试设备上设计一种隔离电路，实现调试设备和电子设备完全电气隔离，隔绝两者之间的电磁干扰。根据本申请实施例的一方面，提供了一种隔离电路的实施例。图1是根据本申请实施例的一种可选的隔离电路的示意图，如图1所示：
[0022]数字隔离芯片，调试设备的时钟信号接口CLK_1与所述数字隔离芯片的第三引脚连接；
[0023]所述调试设备的数据信号接口DIO_1经过三极管Q1的发射级和二极管D1之后与所述数字隔离芯片的第四引脚和第五引脚连接，此处的第四引脚相当于引脚4(或称4脚)，第五引脚相当于引脚5(或称5脚)，其他与此类似，不再赘述；
[0024]待调试的电子设备的时钟信号接口CLK_2与所述数字隔离芯片的第十四引脚连接；
[0025]所述电子设备的数据信号接口DIO_2经过三极管Q2的发射级和二极管D2之后与所述数字隔离芯片的第十二引脚和第十三引脚连接。
[0026]可选地，所述数字隔离芯片的第一引脚与所述调试设备的供电接口VCC_1连接。
[0027]可选地，所述数字隔离芯片的第二引脚与所述调试设备的接地接口连接。
[0028]可选地，所述数字隔离芯片的第十六引脚与所述电子设备的供电接口VCC_2连接。
[0029]可选地，所述数字隔离芯片的第九引脚和第十五引脚与所述电子设备的接地接口连接。
[0030]可选地，所述数字隔离芯片的第七引脚经由电阻R3上拉到VCC_1；所述数字隔离芯片的第十引脚经由电阻R4上拉到VCC_2。
[0031]可选地，电容C1并联至所述数字隔离芯片的第一引脚和第二引脚；电容C2并联至所述数字隔离芯片的第十五引脚和第十六引脚。
[0032]可选地，所述数字隔离芯片的第四引脚上接有滤波电容C3；所述数字隔离芯片的第十二引脚上接有滤波电容C4。
[0033]可选地，在所述数字隔离芯片通电待机时，所述数字隔离芯片的第七引脚和第十引脚上拉到高电平；所述数字隔离芯片的第三引脚、第四引脚以及第十二引脚上拉到高电平；所述数字隔离芯片的第五引脚、第十三引脚以及第十四引脚上拉到高电平。
[0034]可选地本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种隔离电路，其特征在于，包括：数字隔离芯片，调试设备的时钟信号接口CLK_1与所述数字隔离芯片的第三引脚连接；所述调试设备的数据信号接口DIO_1经过三极管Q1的发射级和二极管D1之后与所述数字隔离芯片的第四引脚和第五引脚连接；待调试的电子设备的时钟信号接口CLK_2与所述数字隔离芯片的第十四引脚连接；所述电子设备的数据信号接口DIO_2经过三极管Q2的发射级和二极管D2之后与所述数字隔离芯片的第十二引脚和第十三引脚连接。2.根据权利要求1所述的隔离电路，其特征在于，所述数字隔离芯片的第一引脚与所述调试设备的供电接口VCC_1连接。3.根据权利要求1所述的隔离电路，其特征在于，所述数字隔离芯片的第二引脚与所述调试设备的接地接口连接。4.根据权利要求1所述的隔离电路，其特征在于，所述数字隔离芯片的第十六引脚与所述电子设备的供电接口VCC_2连接。5.根据权利要求1所述的隔离电路，其特征在于，所述数字隔离芯片的第九引脚和第十五引脚与所述电子设备的接地接口连接。6.根据权利要求1所述的隔离电路，其特征在于，所述数字隔离...

【专利技术属性】
技术研发人员：汪朝政，赖睿，易冬柏，马颖江，
申请(专利权)人：珠海零边界集成电路有限公司，
类型：发明
国别省市：