半导体器件及其形成方法技术

本发明专利技术实施例是有关于一种半导体器件及其形成方法。一种形成半导体器件的方法包括以下操作。提供衬底，所述衬底具有器件及设置在所述器件之上的绝缘层。向所述衬底引入含硅杂环化合物前体及第一含氧化合物前体，以在所述绝缘层上形成第零介电层。在所述第零介电层中形成第零金属层。向所述衬底引入含硅直链化合物前体及第二含氧化合物前体，以在所述第零介电层上形成第一介电层。在所述第一介电层中形成第一金属层。成第一金属层。成第一金属层。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本专利技术实施例是有关于一种半导体器件及其形成方法。

技术介绍

[0002]随着半导体器件密度的增加及电路元件尺寸的减小，电阻-电容(resistance-capacitance，RC)延迟时间越来越影响集成电路性能。因此，低介电常数(Low-k)介电材料被用来减少RC延迟。低k介电材料作为层间介电质及金属间介电质尤其有用。然而，在处理期间，特别是在用于制作内连线的导电材料的制造期间，低k介电材料存在问题。尽管现有的低k介电材料对于其预期目的来说一般是足够的，然而现有的低k介电材料并非在所有方面完全令人满意。

技术实现思路

[0003]本专利技术实施例提供根据本公开的一些实施例，一种形成半导体器件的方法包括以下操作。提供衬底，所述衬底具有器件及设置在器件之上的绝缘层。向衬底引入含硅杂环化合物前体及第一含氧化合物前体，以在绝缘层上形成第零介电层。在第零介电层中形成第零金属层。向衬底引入含硅直链化合物前体及第二含氧化合物前体，以在第零介电层上形成第一介电层。在第一介电层中形成第一金属层。
附图说明
[0004]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的临界尺寸。
[0005]图1是根据一些实施例的集成电路的示意性剖视图。
[0006]图2A到图2G是根据一些实施例的形成导电结构的方法的示意性剖视图。
[0007]图3是根据一些替代实施例的形成低k介电结构的方法的流程图。
[0008]图4是根据一些实施例的形成导电结构的方法的流程图。
[0009]图5是根据一些实施例的形成半导体器件的方法的流程图。
[0010]图6是根据一些实施例的形成半导体器件的方法的流程图。
[0011][符号的说明][0012]1：集成电路
[0013]10：器件
[0014]100：衬底
[0015]102：鳍
[0016]104：栅极介电层
[0017]106：栅极
[0018]108：栅极堆叠
[0019]110：间隔壁
[0020]112：应变层
[0021]114、118、120、DL1、DL2：介电层
[0022]116a、116b、116c、116d、116e：屏蔽图案
[0023]122：金属堆叠
[0024]124：源极及漏极触点
[0025]126：栅极触点
[0026]302、304、306、402、404、406、408、410、412、414、502、504、506、508、510、602、604、606、608、610：动作
[0027]BL0、BL1、BL2：障壁层
[0028]DL01：介电层/下部介电层
[0029]DL02：介电层/上部介电层/富碳介电层
[0030]DS0：介电结构
[0031]ESL0、ESL1、ESL2：刻蚀终止层
[0032]HM：硬掩模结构
[0033]HM01：下部掩模层
[0034]HM02：上部掩模层
[0035]ML0、ML1、ML2：金属层
[0036]OP：开口图案
[0037]P0：节距
[0038]R：碳损失区
[0039]V0、V1：金属通孔
具体实施方式
[0040]以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。例如，在以下说明中，在第一特征之上或第一特征上形成第二特征可包括其中第二特征与第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成附加特征从而使得第二特征与第一特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简明及清晰的目的，且自身并不表示所论述的各种实施例和/或配置之间的关系。
[0041]此外，为易于说明，本文中可能使用例如“在
……
之下(beneath)”、“在
……
下面(below)”、“下部的(lower)”、“在
……
上(on)”、“在
……
之上(over)”、“上覆在
……
之上(overlying)”、“在
……
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或行动中的不同取向。装置可具有其他取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
[0042]图1是根据一些实施例的集成电路的示意性剖视图。
[0043]参照图1，集成电路1包括至少一个器件10。器件10可为包括各种无源及有源微电
子器件的集成电路芯片或系统芯片(system on chip，SoC)的一部分，所述无源及有源微电子器件为例如电阻器、电容器、电感器、熔断器、二极管、P型沟道场效晶体管(P-channel field effect transistor，PFET)、N型沟道场效晶体管(N-channel field effect transistor，NFET)、金属氧化物半导体场效晶体管(metal-oxide-semiconductor FET，MOSFET)、互补金属氧化物半导体(complementary MOS，CMOS)晶体管、高电压晶体管、高频晶体管、其他合适的组件或其组合。多个相邻的器件10可具有相同或不同的功能。
[0044]在一些实施例中，器件10包括具有至少一个鳍102及至少一个栅极堆叠108的衬底100。衬底100与鳍102可由相同或不同的材料制成。衬底100及鳍102包含例如硅或锗等元素半导体、例如SiC或SiGe等化合物半导体、类似物或其组合。栅极堆叠108横跨鳍102。栅极堆叠108包括栅极介电层104及栅极106。在一些实施例中，栅极介电层104包含高介电常数(high-k)材料，例如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、类似物或其组合。在一些实施例中，栅极106包括功函数(work function)金属层及上覆的填充金属层。功函数金属层是P型功函数金属层或N型功函数金属层。P型功函数金属层包含TiN、WN、TaN、类似物或其组合。N型功函数金属层包含TiAl、TiAlN、TaCN、类似物或其组合。填充金属层包含铜(Cu)、铝(Al)、钨(W)、类似物或其组合。多个相邻的栅极堆叠108可包括相同或不本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成半导体器件的方法，包括：提供衬底，所述衬底具有器件及设置在所述器件之上的绝缘层；向所述衬底引入含硅杂环化合物前体及第一含氧化合物前体，以在所述绝缘层上形成第零介电层...

【专利技术属性】
技术研发人员：刘启璋，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：