基于磁性存储器的内存计算电路制造技术

本发明专利技术提供一种基于磁性存储器的内存计算电路，包括：磁性存储器阵列和多路读取电路，其中，所述磁性存储器阵列每一行的多个存储单元共用一条字线，每一列的多个存储单元共用一条源线，每一列或者每一行的多个存储单元共用一对互补位线，每个存储单元包括：一个MOS管和两个MTJ，所述MOS管用于控制两个所述MTJ的读写，所述MOS管的漏极与两个所述MTJ连接，两个所述MTJ的存储状态相反且两个所述MTJ为一组，用于记录一位数据，两个所述MTJ分别连接对应的互补位线中的其中一条位线；所述读取电路，用于读取共用一对互补位线的一列或者一行的其中一个或者多个存储单元的状态，以实现按位逻辑操作。本发明专利技术能够直接在存储器阵列上实现内存计算。内存计算。内存计算。

【技术实现步骤摘要】
基于磁性存储器的内存计算电路


[0001]本专利技术涉及磁性存储器
，尤其涉及一种基于磁性存储器的内存计算电路。

技术介绍

[0002]在现有的冯诺依曼体系结构中，处理器与存储器间的存储墙成为影响数据计算的性能瓶颈，而且处理器和存储器之间的数据迁移还会增加功耗。
[0003]为了提高数据计算速度，有一种做法是：将少量处理单元放在存储器内或存储器附近，实现近内存计算，这样可以对存储器中的原始数据进行预处理，降低了存储器和处理器间的传输带宽需求，可提高性能、降低功耗。
[0004]但是，在实现本专利技术的过程中，专利技术人发现现有技术中至少存在如下技术问题：
[0005]将处理单元和存储单元集成在同一片芯片上，制造难度大。

技术实现思路

[0006]为解决上述问题，本专利技术提供一种基于磁性存储器的内存计算电路，能够直接在存储器阵列上实现内存计算。
[0007]本专利技术提供一种基于磁性存储器的内存计算电路，包括：磁性存储器阵列和多路读取电路，其中，
[0008]所述磁性存储器阵列包括呈阵列分布的多个存储单元，每一行的多个存储单元共用一条字线，每一列的多个存储单元共用一条源线，每一列或者每一行的多个存储单元共用一对互补位线，每个存储单元包括：一个MOS管和两个MTJ，所述MOS管用于控制两个所述MTJ的读写，所述MOS管的栅极与对应的字线连接，所述MOS管的源极与对应的源线连接，所述MOS管的漏极与两个所述MTJ连接，两个所述MTJ的存储状态相反且两个所述MTJ为一组，用于记录一位数据，两个所述MTJ分别连接对应的互补位线中的其中一条位线；
[0009]所述读取电路，用于读取共用一对互补位线的一列或者一行的其中一个或者多个存储单元的状态，以实现按位逻辑操作。
[0010]可选地，每个存储单元中，所述MTJ为基于自旋转移矩写入的MTJ，其中一个MTJ的参考层与MOS管漏极连接，自由层与位线连接；另一个MTJ的自由层与MOS管漏极连接，参考层与互补位线连接。
[0011]可选地，每个存储单元中，所述MTJ为基于自旋轨道矩写入的MTJ，所述磁性存储器阵列的每一行或者每一列共用一条写位线，所述MTJ的自由层下方有一条自旋轨道矩提供线，两个所述MTJ的自旋轨道矩提供线串连，且其中一个MTJ的自旋轨道矩提供线与MOS管漏极连接，另一个MTJ的自旋轨道矩提供线与写位线连接。
[0012]可选地，所述读取电路包括：灵敏放大器、反相器和多路选择器，所述灵敏放大器的输入端与一对互补位线连接，所述灵敏放大器的输出端输出一个比较结果信号，所述比较结果信号分为两路，其中一路直接输入所述多路选择器，另一路经所述反相器输入所述
多路选择器，所述多路选择器用于从两路输入信号中选择其中一路进行输出。
[0013]可选地，所述灵敏放大器为电流型灵敏放大器或者电压型灵敏放大器。
[0014]可选地，共用一对互补位线的一列或者一行中的三个存储单元用于实现按位“与”、“与非”、“或”和“或非”操作中的一种，其中一个存储单元的MTJ存储状态为操作码，另外两个存储单元的MTJ存储状态为操作数。
[0015]可选地，作为操作码的存储单元位于所述磁性存储器阵列的第一行或者第一列，作为操作数的存储单元位于所述磁性存储器阵列的不同于所述作为操作码的存储单元的任意两行或者任意两列。
[0016]本专利技术的基于磁性存储器的内存计算电路，包括一磁性存储器阵列和多路读取电路，通过读取操作能够直接在存储器阵列上实现内存计算，克服了存储器和处理器制造整合的难题，而且，本专利技术的内存计算电路，计算速度与存储器的读操作在同一个数量级，计算速度快。计算操作是非破坏性的，对存储数据无影响，计算结果可以直接本地保存在非易失的MRAM阵列中。
附图说明
[0017]图1为本专利技术一实施例的基于磁性存储器的内存计算电路的结构示意图；
[0018]图2为本专利技术另一实施例的基于磁性存储器的内存计算电路的结构示意图；
[0019]图3为本专利技术又一实施例的基于磁性存储器的内存计算电路的结构示意图；
[0020]图4为本专利技术又一实施例的基于磁性存储器的内存计算电路的结构示意图。
具体实施方式
[0021]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0022]本专利技术一实施例提供一种基于磁性存储器的内存计算电路，如图1所示，包括：磁性存储器阵列101和多路读取电路102，其中，
[0023]所述磁性存储器阵列101包括呈阵列分布的多个存储单元，本实施例中，存储器阵列101包括N行M列的多个存储单元，每一行的多个存储单元共用一条字线WL，分别记为WL0～WL(N-1)，每一列的多个存储单元共用一条源线SL，分别记为SL0～SL(M-1)，每一列的多个存储单元共用一对互补位线BL和BLB，分别记为BL0～BL(M-1)和BLB0～BLB(M-1)，每个存储单元包括：一个MOS管和两个MTJ，所述MOS管用于控制两个所述MTJ的读写，所述MOS管的栅极与所在行的字线连接，所述MOS管的源极与所在列的源线连接，所述MOS管的漏极与两个所述MTJ连接，两个所述MTJ的存储状态相反且两个所述MTJ为一组，用于记录一位数据，两个所述MTJ分别连接所在列的互补位线中的其中一条位线；
[0024]所述读取电路102，用于读取共用一对互补位线的一列的其中一个或者多个存储单元的状态，以实现按位逻辑操作。
[0025]可选地，本实施例中，如图1所示，MTJ为基于自旋转移矩(Spin Transfer Torque，STT)写入的MTJ，每个存储单元的两个MTJ为并联关系，具体的，其中一个MTJ的参考层与MOS
管漏极连接，自由层与位线BL连接；另一个MTJ的自由层与MOS管漏极连接，参考层与互补位线BLB连接。读取电路102包括：灵敏放大器SA、反相器INV和多路选择器MUX，所述灵敏放大器SA的输入端与一对互补位线连接，所述灵敏放大器SA的输出端输出一个比较结果信号，所述比较结果信号分为两路，其中一路直接输入所述多路选择器MUX，另一路经所述反相器INV输入所述多路选择器MUX，所述多路选择器MUX用于从两路输入信号中选择其中一路进行输出。所述灵敏放大器SA可以采用电流型灵敏放大器，也可以采用电压型灵敏放大器，如果采用电流型SA，对读操作的存储单元施加相同的电压，比较SA输入的两个电流；如果采用电压型SA，对读操作的存储单元施加相同的电流，比较SA输入的两个电压。本实施例中，灵敏放大器SA为电流型灵敏放大器。
[0026]本专利技术实施例的基于磁性存储器的内存计算电路，通过读取操作即可实现按位逻辑计本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于磁性存储器的内存计算电路，其特征在于，包括：磁性存储器阵列和多路读取电路，其中，所述磁性存储器阵列包括呈阵列分布的多个存储单元，每一行的多个存储单元共用一条字线，每一列的多个存储单元共用一条源线，每一列或者每一行的多个存储单元共用一对互补位线，每个存储单元包括：一个MOS管和两个MTJ，所述MOS管用于控制两个所述MTJ的读写，所述MOS管的栅极与对应的字线连接，所述MOS管的源极与对应的源线连接，所述MOS管的漏极与两个所述MTJ连接，两个所述MTJ的存储状态相反且两个所述MTJ为一组，用于记录一位数据，两个所述MTJ分别连接对应的互补位线中的其中一条位线；所述读取电路，用于读取共用一对互补位线的一列或者一行的其中一个或者多个存储单元的状态，以实现按位逻辑操作。2.根据权利要求1所述的基于磁性存储器的内存计算电路，其特征在于，每个存储单元中，所述MTJ为基于自旋转移矩写入的MTJ，其中一个MTJ的参考层与MOS管漏极连接，自由层与位线连接；另一个MTJ的自由层与MOS管漏极连接，参考层与互补位线连接。3.根据权利要求1所述的基于磁性存储器的内存计算电路，其特征在于，每个存储单元中，所述MTJ为基于自旋轨道矩写入的MTJ，所述磁性存储器阵列的每一行或者每一列共用一条写位线，所述MTJ的自由层下方有...

【专利技术属性】
技术研发人员：殷标，孟皓，
申请(专利权)人：浙江驰拓科技有限公司，
类型：发明
国别省市：