一种测试组件及集成电路测试机制造技术

本发明专利技术提供了一种测试组件及集成电路测试机，其中，所述测试组件包括核心逻辑单元，所述核心逻辑单元根据接收的数据格式描述文件和时钟信号输出与所述时钟信号的周期同步的测试信号；并可根据外部的可编程信号改写内部逻辑。如此配置，产生了如下有益效果：1)可通过更改所述数据格式描述文件适配较小的测试任务改动；2)可通过所述可编程信号适配较大的测试任务改动；3)通过产生与所述时钟信号的周期同步的测试信号，有助于提高多个测试组件之间的一致性，消除高通用性元件的时基精度不足的缺陷。通过上述有益效果，本发明专利技术提供的测试组件及集成电路测试机解决了现有技术中，集成电路测试机的测试功能固定，通用性不强的问题。通用性不强的问题。通用性不强的问题。

【技术实现步骤摘要】
一种测试组件及集成电路测试机


[0001]本专利技术涉及半导体
，特别涉及一种测试组件及集成电路测试机。

技术介绍

[0002]请参考图1，图1是一种集成电路测试机的原理示意图，在该集成电路测试机中，专用控制电路内部具有测试信号的生成逻辑，当其受到来自外部的控制信号时，会输出初始的测试信号，并通过功能电路进行转换，最终完成对被测芯片的检验。
[0003]在该集成电路测试机中，所述的专用控制电路，仅针对一个或者一类芯片进行设计，当被测芯片发生变化，或者后续所述功能电路发生变化时，该专用控制电路就无法工作，或者当测试功能需要更新时，该专用控制电路也不能相应地进行改变，通用性不强。另一方面，该集成电路测试机上的专用控制电路的布置方式，并非独立地设置于测试负载板的某个区域，而是与功能电路以及其他的电路混杂地布置(图1的主要目的是为了展示该集成电路测试机的工作原理，因此单从图中示出的内容进行理解，会误认为所述专用控制电路是独立的布置的，但是实际并非如此)，因此当专用控制电路也较难实现维修或者通过硬件替换的方式进行更新，这就造成了整个集成电路测试机的通用性不强。
[0004]总之，现有技术中，集成电路测试机的测试功能固定，通用性不强。

技术实现思路

[0005]本专利技术提供了一种测试组件及集成电路测试机，以解决现有技术中，集成电路测试机的测试功能固定，通用性不强的问题。
[0006]为了解决上述技术问题，本专利技术提供了一种测试组件，用于集成电路测试机，所述测试组件包括通信连接的核心逻辑单元和向量内存，所述核心逻辑单元包括可编程输入端和核心电路，所述向量内存存储有被测芯片的数据格式描述文件；
[0007]所述向量内存被配置为，当满足预设条件时，向所述核心电路发送所述数据格式描述文件；
[0008]所述核心电路被配置为，用于接收所述数据格式描述文件和时钟信号，并根据自身逻辑输出与所述时钟信号的周期同步的测试信号；
[0009]所述核心逻辑单元被配置为，用于通过可编程输入端接收可编程信号，并根据所述可编程信号改写所述核心电路。
[0010]可选的，所述核心逻辑单元包括FPGA芯片，所述FPGA芯片包括所述可编程输入端和所述核心电路。
[0011]可选的，所述测试组件还包括配置存储器，所述配置存储器存储有核心程序并与所述可编程输入端通信连接，所述配置存储器被配置为，在所述测试组件上电后，根据自身的核心程序向所述可编程输入端发送可编程信号，并驱使所述核心电路进行改写。
[0012]可选的，所述测试组件还包括算法模拟单元，所述向量内存通过所述算法模拟单元与所述核心逻辑单元通信连接，所述算法模拟单元用于将所述数据格式描述文件的格式
转化为所述核心逻辑单元能够解析的格式。
[0013]可选的，所述测试组件还包括数字信号处理单元，所述数字信号处理单元与所述核心逻辑单元通信连接，用于辅助所述核心逻辑单元处理数字信号运算。
[0014]可选的，所述测试组件还包括抓取内存，所述抓取内存用于接收被测试芯片的输出信号，并进行储存。
[0015]可选的，所述抓取内存与向量内存通信连接，所述向量内存被配置为，当满足预设条件时，向所述抓取内存发送所述数据格式描述文件，所述抓取内存被配置为，根据接收到的所述数据格式描述文件对接收到的被测试芯片的输出信号进行格式转化，然后再进行储存。
[0016]可选的，所述测试组件还包括扫描内存，扫描内存被配置为可独立于所述核心逻辑单元输出测试信号。
[0017]可选的，所述扫描内存仅包括一个输入端和一个输出端。
[0018]为了解决上述技术问题，本专利技术提供了一种集成电路测试机，所述集成电路测试机包括测试负载板和上述的测试组件，所述测试组件与所述测试负载板可拆卸地连接，所述测试负载板的控制端与所述核心电路通信连接，所述核心电路通过所述测试负载板上的功能电路与被测芯片通信连接。
[0019]综上，本专利技术提供的测试组件及集成电路测试机中，所述测试组件包括通信连接的核心逻辑单元和向量内存，所述核心逻辑单元包括可编程输入端和核心电路，所述向量内存存储有被测芯片的数据格式描述文件；所述向量内存被配置为，当满足预设条件时，向所述核心电路发送所述数据格式描述文件；所述核心电路被配置为，用于接收所述数据格式描述文件和时钟信号，并根据自身逻辑输出与所述时钟信号的周期同步的测试信号；所述核心逻辑单元被配置为，用于通过可编程输入端接收可编程信号，并根据所述可编程信号改写所述核心电路。如此配置，产生了如下有益效果：
[0020]1)当新的被测芯片和原来的被测芯片区别不大时，通过更改所述数据格式描述文件就可以适配新的被测芯片；
[0021]2)当新的被测芯片变化较大，或者测试任务发生变化时，通过所述可编程信号改写所述核心电路，以适配新的被测芯片或者新的测试任务；
[0022]3)通过接受时钟信号并产生与所述时钟信号的周期同步的测试信号，有助于提高多个测试组件之间的一致性，消除高通用性元件的时基精度不足的缺陷。
[0023]通过上述有益效果，本专利技术提供的测试组件及集成电路测试机解决了现有技术中，集成电路测试机的测试功能固定，通用性不强的问题。
附图说明
[0024]本领域的普通技术人员将会理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。其中：
[0025]图1是一种集成电路测试机的原理示意图；
[0026]图2是本专利技术一实施例的测试组件结构示意图；
[0027]图3是本专利技术一实施例的集成电路测试机的原理示意图。
[0028]附图中：
[0029]10-测试组件；20-插卡；
[0030]1-抓取内存；2-向量内存；3-扫描内存；4-算法模拟单元；5-核心逻辑单元；6-数字信号处理单元；7-配置存储器；8-校验内存。
具体实施方式
[0031]为使本专利技术的目的、优点和特征更加清楚，以下结合附图和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
[0032]如在本专利技术中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，“一端”与“另一端”以及“近端”与“远端”通常是指相对应的两部分，其不仅包括端点，术语“安装”、“相连”、“连接”应本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测试组件，用于集成电路测试机，其特征在于，包括通信连接的核心逻辑单元和向量内存，所述核心逻辑单元包括可编程输入端和核心电路，所述向量内存存储有被测芯片的数据格式描述文件；所述向量内存被配置为，当满足预设条件时，向所述核心电路发送所述数据格式描述文件；所述核心电路被配置为，用于接收所述数据格式描述文件和时钟信号，并根据自身逻辑输出与所述时钟信号的周期同步的测试信号；所述核心逻辑单元被配置为，用于通过可编程输入端接收可编程信号，并根据所述可编程信号改写所述核心电路。2.根据权利要求1所述的测试组件，其特征在于，所述核心逻辑单元包括FPGA芯片，所述FPGA芯片包括所述可编程输入端和所述核心电路。3.根据权利要求1所述的测试组件，其特征在于，所述测试组件还包括配置存储器，所述配置存储器存储有核心程序并与所述可编程输入端通信连接，所述配置存储器被配置为，在所述测试组件上电后，根据自身的核心程序向所述可编程输入端发送可编程信号，并驱使所述核心电路进行改写。4.根据权利要求1所述的测试组件，其特征在于，所述测试组件还包括算法模拟单元，所述向量内存通过所述算法模拟单元与所述核心逻辑单元通信连接，所述算法模拟单元用于将所述数据格式描述文件的格式转化为所述核心逻辑单元能...

【专利技术属性】
技术研发人员：张经祥，魏津，杜宇，
申请(专利权)人：胜达克半导体科技上海有限公司，
类型：发明
国别省市：