一种调整采样相位的方法及串行闪存控制器技术

本申请公开了一种调整采样相位的方法及串行闪存控制器，该串行闪存控制器包括处理通路，处理通路包括延迟电路，延迟电路中的寄存器接收相位差调整信号；延迟电路中的调整延迟电路与寄存器连接，根据相位差调整信号对随路时钟信号或第一数据信号进行延迟，以使得随路时钟信号与第一数据信号的相位差在第一预设范围以内；调整延迟电路包括多个串联的子延迟电路，子延迟电路的延迟时间为第一时间，随路时钟信号与第一数据信号的初始相位差为第二时间，预设数量与第一时间以及第二时间相关联。通过上述方式，本申请能够调整随路时钟信号与第一数据信号的相位差，实现对第一数据信号的准确采样，实现数据信号的稳定传输。实现数据信号的稳定传输。实现数据信号的稳定传输。

【技术实现步骤摘要】
一种调整采样相位的方法及串行闪存控制器


[0001]本申请涉及电子
，具体涉及一种调整采样相位的方法及串行闪存控制器。

技术介绍

[0002]在利用串行闪存控制器通过串行外设接口(SPI，Serial Peripheral Interface)总线实现对外部串行闪存芯片的访问时，由于环境温度及工作电压的变化，微控制单元(MCU，Microcontroller Unit)芯片内部及串行闪存芯片内部的路径延迟变化明显。此外，SPI总线中不同信号线的印刷线路板(PCB，Printed Circuit Board)走线延迟也可能不一致。
[0003]SPI总线中的总线主输出/从输入(MOSI，Master Output/Slave Input)信号到达外部串行闪存芯片时，由于信号延迟的存在，难以在最佳采样位置被随路时钟采样，此外，总线主输入/从输出(MISO，Master Input/Slave Output)MISO信号在随路时钟的驱动下由外部串行闪存芯片发送回控制器时，也可能出现采样点错误的问题。
[0004]本申请的专利技术人在长期研发中发现，利用串行闪存控制器实现外部串行闪存芯片访问时，如果由于环境温度、工作电压变化或者PCB总线延迟不一致而出现SPI总线时序不满足的情况，常用做法是通过降低SPI总线的频率，以性能下降为条件换取功能的正确。通过降低SPI总线频率，即降低串行闪存的访问速度，虽然正常功能可以实现，但是牺牲了性能，可能不能满足一些应用的速度需求。

技术实现思路

[0005]本申请主要解决的问题是提供一种调整采样相位的方法及串行闪存控制器，能够调整随路时钟信号与第一数据信号的相位差，实现对第一数据信号的准确采样，实现数据信号的稳定传输。
[0006]为解决上述技术问题，本申请采用的另一技术方案是提供：一种串行闪存控制器，该串行闪存控制器包括处理通路，处理通路包括延迟电路，延迟电路包括：寄存器和调整延迟电路，寄存器用于接收相位差调整信号；调整延迟电路与寄存器连接，用于根据相位差调整信号对随路时钟信号或第一数据信号进行延迟，以使得随路时钟信号与第一数据信号的相位差在第一预设范围以内；其中，调整延迟电路包括多个串联的子延迟电路，每个子延迟电路对应的延迟时间为第一时间，随路时钟信号与第一数据信号之间的初始相位差为第二时间，相位差调整信号用于指示随路时钟信号或第一数据信号经过预设数量个子延迟电路，预设数量与第一时间以及第二时间相关联。
[0007]为解决上述技术问题，本申请采用的技术方案是提供：一种调整采样相位的方法，该方法应用于串行闪存控制器，串行闪存控制器包括处理通路，处理通路包括延迟电路，延迟电路包括寄存器以及与寄存器连接的调整延迟电路，该方法包括：寄存器接收相位差调整信号；调整延迟电路根据相位差调整信号对随路时钟信号或第一数据信号进行延迟，以
使得经过延迟的随路时钟信号与第一数据信号的相位差在第一预设范围以内；其中，调整延迟电路包括多个串联的子延迟电路，每个子延迟电路对应的延迟时间为第一时间，随路时钟信号与第一数据信号之间的初始相位差为第二时间，相位差调整信号用于指示随路时钟信号或第一数据信号经过预设数量个子延迟电路，预设数量与第一时间以及第二时间相关联。
[0008]通过上述方案，本申请的有益效果是：利用寄存器接收相位差调整信号，调整延迟电路根据该相位差调整信号调整随路时钟信号或第一数据信号的延迟时间，从而使得随路时钟信号与第一数据信号的相位差在第一预设范围以内；能够调整随路时钟信号与第一数据信号的相位差，实现在随路时钟信号的有效边沿对第一数据信号进行准确地采样，从而实现数据信号的稳定传输。
附图说明
[0009]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
[0010]图1是本申请提供的串行闪存控制器一实施例的结构示意图；
[0011]图2是本申请提供的串行闪存控制器另一实施例的结构示意图；
[0012]图3是本申请提供的串行闪存控制器另一实施例中延迟电路的结构示意图；
[0013]图4是本申请提供的串行闪存控制器又一实施例的结构示意图；
[0014]图5是本申请提供的随路时钟信号与MOSI信号的时序示意图；
[0015]图6是本申请提供的第二时钟信号与MISO信号的时序示意图；
[0016]图7是本申请提供的调整采样相位的方法一实施例的流程示意图；
[0017]图8是本申请提供的调整采样相位的方法另一实施例的流程示意图。
具体实施方式
[0018]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0019]参阅图1，图1是本申请提供的串行闪存控制器一实施例的结构示意图，该串行闪存控制器包括处理通路10，处理通路10包括延迟电路11，延迟电路11包括：寄存器111与调整延迟电路112。
[0020]寄存器111用于接收相位差调整信号，该相位差调整信号用于指示随路时钟信号或第一数据信号经过预设数量个子延迟电路1121；该相位差调整信号可由操作人员输入的调整指令产生，操作人员经过测量获取随路时钟信号与第一数据信号之间的相位差，根据随路时钟信号和第一数据信号之间的相位差进行相关操作，使得寄存器111接收到相位差调整信号。
[0021]调整延迟电路112与寄存器111连接，其用于根据相位差调整信号对随路时钟信号
或第一数据信号进行延迟，以使得随路时钟信号与第一数据信号的相位差在第一预设范围以内，该第一预设范围越小越好，可以为包括0
°
的相位差范围，比如0
°
～10
°
；具体地，当随路时钟信号滞后第一数据信号时，调整延迟电路112根据相位差调整信号对第一数据信号进行延迟，使得随路时钟信号与经过延迟的第一数据信号的相位差在第一预设范围以内；当第一数据信号滞后随路时钟信号时，调整延迟电路112根据相位差调整信号对随路时钟信号进行延迟，使得经过延迟的随路时钟信号与第一数据信号的相位差在第一预设范围以内。
[0022]调整延迟电路112包括多个串联的子延迟电路1121，每个子延迟电路1121对应的延迟时间为第一时间，随路时钟信号与第一数据信号之间的初始相位差为第二时间，预设数量与第一时间以及第二时间相关联；具体地，预设数量可为第二时间与第一时间的比值。
[0023]区别于现有技术，本实施例提供了一种串行闪存控制器，调整延迟电路112根据寄存器111获取到的相位差调整信号调整随路时钟信号或第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种串行闪存控制器，其特征在于，包括处理通路，所述处理通路包括延迟电路，所述延迟电路包括：寄存器，用于接收相位差调整信号；调整延迟电路，与所述寄存器连接，用于根据所述相位差调整信号对随路时钟信号或第一数据信号进行延迟，以使得所述随路时钟信号与所述第一数据信号的相位差在第一预设范围以内；其中，所述调整延迟电路包括多个串联的子延迟电路，每个所述子延迟电路对应的延迟时间为第一时间，所述随路时钟信号与所述第一数据信号之间的初始相位差为第二时间，所述相位差调整信号用于指示所述随路时钟信号或所述第一数据信号经过预设数量个所述子延迟电路，所述预设数量与所述第一时间以及所述第二时间相关联。2.根据权利要求1所述的串行闪存控制器，其特征在于，所述串行闪存控制器还包括时钟源，用于产生标准时钟信号；所述处理通路包括：第一通路，与所述时钟源连接，用于根据所述标准时钟信号生成随路时钟信号，并将所述随路时钟信号传输至外部设备；其中，所述随路时钟信号为所述标准时钟信号被延迟第一预设延迟时间后的信号，所述第一预设延迟时间包括所述标准时钟信号传输至外部设备的时间。第二通路，与所述时钟源连接，用于根据待发送数据信号生成所述第一数据信号，并将所述第一数据信号发送至所述外部设备；其中，所述第一数据信号与所述待发送数据信号包含的信息相同，所述第一数据信号为所述待发送数据信号被延迟第二预设延迟时间后的信号，所述第二预设延迟时间包括所述待发送数据信号传输至所述外部设备的时间。3.根据权利要求2所述的串行闪存控制器，其特征在于，所述延迟电路包括第一延迟电路和第二延迟电路，第一通路包括所述第一延迟电路，用于接收第一相位差调整信号，并根据所述第一相位差调整信号将所述随路时钟信号延迟第三预设延迟时间；其中，所述第三预设延迟时间为所述第二预设延迟时间与所述第一预设延迟时间的差值；第二通路包括第二延迟电路，用于接收第二相位差调整信号，并根据所述第二相位差调整信号将所述第一数据信号延迟第四预设延迟时间；其中，所述第四预设延迟时间为所述第一预设延迟时间与所述第二预设延迟时间的差值。4.根据权利要求3所述的串行闪存控制器，其特征在于，所述寄存器包括第一寄存器和第二寄存器，所述调整延迟电路包括第一调整延迟电路和第二调整延迟电路；所述第一延迟电路包括所述第一寄存器和所述第一调整延迟电路，所述第一调整延迟电路包括多个串联的第一子延迟电路；所述第二延迟电路包括所述第二寄存器和所述第二调整延迟电路，所述第二调整延迟电路包括多个串联的第二子延迟电路；所述第一相位差调整信号用于指示所述随路时钟信号经过所述预设数量个所述第一子延迟电路，其中，所述预设数量为所述第三预设延迟时间与所述第一时间的比值；所述第二相位差调整信号用于指示所述第一数据信号经过所述预设数量个所述第二子延迟电路，其中，所述预设数量为所述第四预设延迟时间与所述第一时间的比值。5.根据权利要求4所述的串行闪存控制器，其特征在于，所述第二通路还包括第一触发器，所述第一触发器分别与所述时钟源以及所述第二延
迟电路连接，用于根据第一时钟信号与所述待发送数据信号生成所述第一数据信号；其中，所述第一时钟信号为将所述标准时钟信号延迟第五预设延迟时间后的信号。6.根据权利要求2所述的串行闪存控制器，其特征在于，所述串行闪存控制器还包括第三通路，所述第三通路包括：第三延迟电路，与所述时钟源连接，其包括第三寄存器和第三调整延迟电路；所述第三寄存器用于接收第三相位差调整信号，所述第三调整延迟电路用于根据所述第三相位差调整信号对第二时钟信号进行延迟，以使得经过延迟的所述待接收数据信号与延迟后的所述第二时钟信号的相位差在第二预设范围以内，其中，所述第二时钟信号为将所述标准时钟信号延迟第六预设延迟时间后的信号；第二触发器，与所述第三延迟电路连接，用于接收外部设备发送的待接收数据信号，并根据延迟后的所述第二时钟信号和所述待接收数据信号生成第二数据信号；其中，所述第三调整延迟电路包括多个串联的第三子延迟电路，所述第三相位差调整信号用于指示所述待接收数据信号经过所述预设数量个所述第三子延迟电路。7.根据权利要求1所述的串行闪存控制器，其特征在于，所述延迟电路还包括选择...

【专利技术属性】
技术研发人员：华杰，李明扬，
申请(专利权)人：合肥杰发科技有限公司，
类型：发明
国别省市：