一种宽频率范围的二分频电路制造技术

本实用新型专利技术公开了一种宽频率范围的二分频电路，包括两个CML电路和两个开关电容阵列：第一级开关电容阵列和第二级开关电容阵列；第一级CML电路的时钟输入端CLKP与第二级CML电路的时钟输入端CLKN连接，第一级CML电路的时钟输入端CLKN与第二级CML电路的时钟输入端CLKP连接；第一级CML电路的信号输出端Qp和Qn分别与第二级CML电路的信号输入端Dp和Dn相连接；第二级CML电路的信号输出端Qp和Qn分别与第一级CML电路的信号输入端Dn和Dp相连接；第一级开关电容阵列的信号输入端VIN+和VIN‑分别与第一级CML电路的信号输出端Qp和Qn连接；第二级开关电容阵列的信号输入端VIN+和VIN‑分别与第二级CML电路的信号输出端Qp和Qn连接。本实用新型专利技术解决了二分频电路的频率范围的问题。

【技术实现步骤摘要】
一种宽频率范围的二分频电路
本技术涉及射频集成电路领域，更具体涉及一种宽频率范围的二分频电路。
技术介绍
二分频电路作为分频器的基础电路模块，通常被各种频率源模块用来实现二分频功能、扩展频率范围以及提供正交I/Q信号等，其广泛应用于锁相环中。随着不同应用环境以及各种无线技术标准的出现，锁相环需要通过二分频电路扩展工作频率范围以满足不同应用环境以及无线通信协议的要求。此外，在零中频接收机中，宽输出频率范围的锁相环需要通过二分频电路来实现正交I/Q信号。因此对于二分频电路的频率范围要求越来越高，设计难度也相应增大，所以研究宽频率范围的二分频电路具有很大的应用前景和现实意义。目前比较常见的二分频电路结构有注入锁定结构(ILFD)、Miller结构、单相时钟结构(TSPC)、CML结构。ILFD结构以及Miller结构的二分频器由于其分频范围有限而受到很大的应用限制，TSPC结构的二分频器由于缺少大的电容存储电荷而很难在低频应用，相对于以上三种结构，CML结构的二分频器能够实现相对更宽的频率范围，且能够很好地在低频以及高频应用。但在某些应用中，单个CML结构的二分频器仍不能够满足频率范围的要求，就需要多个相对窄带的二分频器通过开关切换来实现宽频率范围。这不仅仅增加了设计复杂性且增大了芯片面积和功耗。随着集成电路系统对于小型化以及低功耗的需求，如何在节省面积和功耗的前提下，实现宽频率范围的二分频器电路成为急需解决的技术难题。
技术实现思路
本技术提供一种宽频率范围的二分频电路，通过设立开关电容阵列对多个CML结构的二分频电路进行控制，进而实现信号的宽频率范围输出。为了解决上述技术问题，本技术采用如下的技术方案：本技术实施例的第一个方面，提供了一种宽频率范围的二分频电路，包括CML电路，所述CML电路为两个，分别为：第一级CML电路和第二级CML电路，还包括两个开关电容阵列：第一级开关电容阵列和第二级开关电容阵列；所述第一级CML电路的时钟输入端CLKP与所述第二级CML电路的时钟输入端CLKN连接，所述第一级CML电路的时钟输入端CLKN与所述第二级CML电路的时钟输入端CLKP连接；所述第一级CML电路的信号输出端Qp与所述第二级CML电路的信号输入端Dp连接，所述第一级CML电路的信号输出端Qn与所述第二级CML电路的信号输入端Dn连接；所述第二级CML电路的信号输出端Qp与所述第一级CML电路的信号输入端Dn连接，所述第二级CML电路的信号输出端Qn与所述第一级CML电路的信号输入端Dp连接；所述第一级开关电容阵列的信号输入端VIN+与第一级CML电路的信号输出端Qp连接；所述第一级开关电容阵列的信号输入端VIN-与第一级CML电路的信号输出端Qn连接；所述第二级开关电容阵列的信号输入端VIN+与第二级CML电路的信号输出端Qp连接；所述第二级开关电容阵列的信号输入端VIN-与第二级CML电路的信号输出端Qn连接。本技术实施例的第二个方面，提供一种CML电路的电路结构，其中，该所述第一级CML电路和第二级CML电路的电路结构相同。具体的，该CML电路的电路结构包括采样支路和保持支路；其中，所述采样支路包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第一电阻R1、第二电阻R2、第三电阻R3和第一电容C1；所述保持支路包括：第四晶体管M4、第五晶体管M5、第六晶体管M6、第一电阻R1、第二电阻R2、第四电阻R4和第二电容C2；具体连接方式为：所述第一电容C1的一端作为CML电路的时钟输入端CLKP，所述第一电容C1另一端与所述第三电阻R3的一端相连且与第三晶体管M3的栅极相连，所述第三电阻R3的另一端作为偏置电压端口Vbias，所述第三晶体管M3的源极接GND，所述第三晶体管M3的漏极与第一晶体管M1的源极相连以及与第二晶体管M2的源极相连，所述第一晶体管M1的栅极作为CML电路的信号输入端Dp，所述第二晶体管M2的栅极作为CML电路的信号输入端Dn，所述第一晶体管M1的漏极与第一电阻R1的一端相连，所述第二晶体管M2的漏极与第二电阻R2的一端相连，所述第一电阻R1的另一端与VDD相连，所述第二电阻R2的另一端与VDD相连；所述第二电容C2的一端作为CML电路的时钟输入端CLKN，所述第二电容C2另一端与所述第四电阻R4的一端相连且与第六晶体管M6的栅极相连，所述第四电阻R4的另一端作为偏置电压端口Vbias，所述第六晶体管M6的源极接GND，所述第六晶体管M6的漏极与第四晶体管M4的源极相连以及与第五晶体管M5的源极相连，所述第四晶体管M4的栅极作为CML电路的信号输出端Qp，所述第四晶体管M4的栅极与第五晶体管M5的漏极连相连且与第二晶体管M2的漏极相连，所述第五晶体管M5的栅极作为CML电路的信号输出端Qn，所述第五晶体管M5的栅极与第四晶体管M4的漏极相连且与第一晶体管M1的漏极相连；优选的，在所述晶体管M3和晶体管M6的源端设有无尾电流源结构。在提供的CML电路中，其工作原理如下:当差分输入时钟CLKP为高电平时，CLKN为低电平时，M3导通，CML电路工作在“采样”模式，采样管M1和M2进入工作状态；当差分输入时钟CLKN为高电平时，CLKP为低电平时，M6导通，CML电路工作在“保持”模式，晶体管M4和M5进入工作状态。本技术实施例的第三个方面，提供开关电容阵列，其中第一级开关电容阵列和第二级开关电容阵列的电路结构相同。具体的，所述每一级开关电容阵列电路结构包括第一比特电路结构和第二比特电路结构；所述第一比特电路包括：第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第五电阻R5、第六电阻R6、第三电容C3、第四电容C4；所述第二比特电路包括：第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第七电阻R7、第八电阻R8、第五电容C5、第六电容C6；具体连接方式为：所述第五电阻R5的一端与VDD相连，所述第三电容C3的一端、第七晶体管M7的漏极、第八晶体管M8的漏极共同与第五电阻R5的另一端相连，所述第三电容C3的另一端作为开关电容阵列的正相输入端VIN+，所述第六电阻R6的一端与VDD相连，所述第四电容C4的一端、第七晶体管M7的源极、第九晶体管M9的漏极共同与第六电阻R6的另一端相连，所述第四电容C4的另一端作为开关电容阵列的反相输入端VIN-，所述第八晶体管M8的源极与GND相连，所述第九晶体管M9的源极与GND相连，所述第七晶体管M7的栅极、第八晶体管M8的栅极、第九晶体管M9的栅极共同与第十晶体管M10的漏极相连，所述第十一晶体管M11的漏极与第十晶体管M10的漏极相连，所述第十晶体管M10的源极与VDD相连，所述第十一晶体管M11的源极与GND相连，所述第十晶体管M10的栅极与第十一晶体管M11的栅极相连，作为开关本文档来自技高网...

【技术保护点】
1.一种宽频率范围的二分频电路，包括CML电路，其特征在于，所述CML电路为两个，分别为：第一级CML电路和第二级CML电路，还包括两个开关电容阵列：第一级开关电容阵列和第二级开关电容阵列；/n所述第一级CML电路的时钟输入端CLKP与所述第二级CML电路的时钟输入端CLKN连接，所述第一级CML电路的时钟输入端CLKN与所述第二级CML电路的时钟输入端CLKP连接；/n所述第一级CML电路的信号输出端Qp与所述第二级CML电路的信号输入端Dp连接，所述第一级CML电路的信号输出端Qn与所述第二级CML电路的信号输入端Dn连接；所述第二级CML电路的信号输出端Qp与所述第一级CML电路的信号输入端Dn连接，所述第二级CML电路的信号输出端Qn与所述第一级CML电路的信号输入端Dp连接；/n所述第一级开关电容阵列的信号输入端VIN+与第一级CML电路的信号输出端Qp连接；所述第一级开关电容阵列的信号输入端VIN-与第一级CML电路的信号输出端Qn连接；所述第二级开关电容阵列的信号输入端VIN+与第二级CML电路的信号输出端Qp连接；所述第二级开关电容阵列的信号输入端VIN-与第二级CML电路的信号输出端Qn连接。/n...

【技术特征摘要】
1.一种宽频率范围的二分频电路，包括CML电路，其特征在于，所述CML电路为两个，分别为：第一级CML电路和第二级CML电路，还包括两个开关电容阵列：第一级开关电容阵列和第二级开关电容阵列；
所述第一级CML电路的时钟输入端CLKP与所述第二级CML电路的时钟输入端CLKN连接，所述第一级CML电路的时钟输入端CLKN与所述第二级CML电路的时钟输入端CLKP连接；
所述第一级CML电路的信号输出端Qp与所述第二级CML电路的信号输入端Dp连接，所述第一级CML电路的信号输出端Qn与所述第二级CML电路的信号输入端Dn连接；所述第二级CML电路的信号输出端Qp与所述第一级CML电路的信号输入端Dn连接，所述第二级CML电路的信号输出端Qn与所述第一级CML电路的信号输入端Dp连接；
所述第一级开关电容阵列的信号输入端VIN+与第一级CML电路的信号输出端Qp连接；所述第一级开关电容阵列的信号输入端VIN-与第一级CML电路的信号输出端Qn连接；所述第二级开关电容阵列的信号输入端VIN+与第二级CML电路的信号输出端Qp连接；所述第二级开关电容阵列的信号输入端VIN-与第二级CML电路的信号输出端Qn连接。


2.如权利要求1所述的宽频率范围的二分频电路，其特征在于，所述第一级CML电路和第二级CML电路的电路结构相同。


3.如权利要求2所述的宽频率范围的二分频电路，其特征在于，CML电路的电路结构包括采样支路和保持支路；
所述采样支路包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第一电阻R1、第二电阻R2、第三电阻R3和第一电容C1；
所述保持支路包括：第四晶体管M4、第五晶体管M5、第六晶体管M6、第一电阻R1、第二电阻R2、第四电阻R4和第二电容C2；
其连接方式为：
所述第一电容C1的一端作为CML电路的时钟输入端CLKP，所述第一电容C1另一端与所述第三电阻R3的一端相连且与第三晶体管M3的栅极相连，所述第三电阻R3的另一端作为偏置电压端口Vbias，所述第三晶体管M3的源极接GND，所述第三晶体管M3的漏极与第一晶体管M1的源极相连以及与第二晶体管M2的源极相连，所述第一晶体管M1的栅极作为CML电路的信号输入端Dp，所述第二晶体管M2的栅极作为CML电路的信号输入端Dn，所述第一晶体管M1的漏极与第一电阻R1的一端相连，所述第二晶体管M2的漏极与第二电阻R2的一端相连，所述第一电阻R1的另一端与VDD相连，所述第二电阻R2的另一端与VDD相连；
所述第二电容C2的一端作为CML电路的时钟输入端CLKN，所述第二电容C2另一端与所述第四电阻R4的一端相连且与第六晶体管M6的栅极相连，所述第四电阻R4的另一端作为偏置电压端口Vbias，所述第六晶体管M6的源极接GND，所述第六晶体管M6的漏极与第四晶体管M4的源极相连以及与第五晶体管M5的源极相连，所述第四晶体管M4的栅极作为CML电路的信号输出端Qp，所述第四晶体管M4的栅极与第五晶体管M5的漏极连相连且与第二晶体管M2的漏极相连，所述第五晶体管M5的栅极作为CML电路的信号输出端Qn，所述第五晶体管M5的栅极与第四晶体管M4的漏极相连且与第一晶体管M1的漏极相连。


4.如权利要求3所述的宽频率范围的二分频电路，其特征在于，所述晶体管M3和晶体管M6的源端设有无尾电流源结构。


5.如权利要求3所述的宽频率范围的二分频电路，其特征在于，
当差分输入时钟CLKP为高电平时，CLKN为低电平时，M3导通，CML电路工作在“采样”模式，采样管M1和M2进入工作状态；
当差分输入时钟CLKN为高电平时，CLKP为低电平时，M6导通，CML电路工作在“保持”模式，晶体管M4和M5进入工作状态。


6.如权利要求1所述的宽频率范围的二分频电路，其特征在于，第一级开关电容阵列和第二级开关电容阵列的电...

【专利技术属性】
技术研发人员：王三路，
申请(专利权)人：西安博瑞集信电子科技有限公司，
类型：新型
国别省市：陕西;61