一种带有保护结构的SiC MOSFET器件制造技术

本发明专利技术涉及半导体技术领域，尤其是涉及一种带有保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括终端区和划片槽区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；所述栅跑道和所述源跑道之间集成了两个反向串联的肖特基二极管结构，作为器件的保护结构。本发明专利技术通过在芯片上集成温度保护结构，当器件的结温超过一定温度时能够触发保护结构，降低甚至短路器件的栅源电压，关断器件，从而保护了器件和电路。

【技术实现步骤摘要】
一种带有保护结构的SiCMOSFET器件
本专利技术涉及半导体
，尤其是涉及一种带有保护结构的SiCMOSFET器件。
技术介绍
宽禁带半导体材料SiC相比于Si具有约3倍的禁带宽度、10倍的临界击穿电场强度、3倍的热导率。因此SiC器件相比与Si器件具有更高的耐压、更高的工作频率和更高的耐高温能力等优势。理论和实践都已经证实了SiCMOSFET相比于Si基IGBT具有10以上的开关频率和更好的开关效率，因此SiC器件将会有非常大的应用领域和市场。虽然一般SiC器件的理论最高结温可以达到600℃以上，但是在SiCMOSFET中，由于存在MOS栅结构，限制了最高结温。当结温升高时，栅的阈值电压下降，同时隧穿通过栅介质的电流增加，导致栅的寿命急剧下降。因此，要求器件在低于最高结温下工作对于器件长期的可靠性和寿命是非常重要的。一般情况下，半导体器件的规格书中都严格规定了器件工作的最高结温。在器件的实际应用中，都会使器件在低于规定的最高结温下工作，从而保证器件和系统的稳定和可靠运行。但是在有些情况下，如电路发生短路故障时，此时MOSFET承受高压和短路电流，功耗非常大，导致温升非常快，很容易使结温超过最高结温甚至超过金属的熔点或者半导体材料的熔点，导致器件和电路的损坏。因此，限制器件结温低于破坏性的温度(如金属或半导体材料的熔点)及限制结温超过规定最高结温的时间，对于器件的寿命和安全使用是非常重要的。公开于该
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部分的信息仅仅旨在加深对本专利技术的总体
技术介绍
的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
技术实现思路
本专利技术的目的在于提供一种带有保护结构的SiCMOSFET器件，通过在芯片上集成温度保护结构，当器件的结温超过一定温度时能够触发保护结构，降低甚至短路器件的栅源电压，关断器件，从而保护了器件和电路。为了实现上述目的，本专利技术采用以下技术方案：本专利技术提供一种带有保护结构的SiCMOSFET器件，所述SiCMOSFET器件从边缘向中心依次包括终端区和划片槽区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；所述栅跑道和所述源跑道之间集成了两个反向串联的肖特基二极管结构，作为器件的保护结构。作为一种进一步的技术方案，所述保护结构从下至上依次包括漏极、n+衬底、n+型缓冲层、n型漂移区、p+区、n区、场氧层、多晶硅、层间介质、欧姆接触金属、肖特基接触金属、栅跑道金属、源跑道金属以及钝化层。作为一种进一步的技术方案，所述有源区从下至上依次包括漏极、n+衬底、n+型缓冲层、n型漂移区、n型JFET区、p阱、p+区、n+区、栅介质、多晶硅栅、层间介质、源欧姆接触以及源极压块金属。作为一种进一步的技术方案，所述源跑道的电极与所述有源区的源极电联通，所述栅跑道的电极与有源区的栅极电联通。作为一种进一步的技术方案，所述多晶硅与所述有源区的多晶硅栅同时形成，并且通过多晶硅桥连接。作为一种进一步的技术方案，所述栅跑道和所述源跑道间通过钝化层隔离。作为一种进一步的技术方案，所述源跑道与所述p+区电联通。作为一种进一步的技术方案，所述肖特基二极管结构的肖特基金属为Ti、Ni、Mo或多晶硅。作为一种进一步的技术方案，所述原胞结构呈六角形、条形或矩形。采用上述技术方案，本专利技术具有如下有益效果：本专利技术通过在芯片上集成温度保护结构，当器件的结温超过一定温度时能够触发保护结构，降低甚至短路器件的栅源电压，关断器件，从而保护了器件和电路。附图说明为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的带有保护结构的SiCMOSFET器件的俯视图；图2为图1中A-A’向截面结构示意图；图3为本专利技术实施例提供的带有保护结构的SiCMOSFET器件的电路结构示意图；图标：01-终端区和划片槽区，02-p+主环，03-栅跑道，04-源跑道，05-原胞结构，06-源压块金属，07-栅压块金属，1-漏极，2-n+衬底，3-n+型缓冲层，4-n型漂移区，5-p+区，6-n区，7-场氧层，8-多晶硅，9-层间介质，10-欧姆接触金属，11-肖特基接触金属，12-栅跑道金属，13-源跑道金属，14-钝化层，111-肖特基结，112-肖特基结，21-n型JFET区，22-p阱，23-p+区，24-n+区，25-栅介质，26-多晶硅栅，27-层间介质，28-源欧姆接触，29-源极压块金属。具体实施方式下面将结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本专利技术中的具体含义。以下结合附图对本专利技术的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本专利技术，并不用于限制本专利技术。本专利技术实施例中提到的n型掺杂与p型掺杂是相对而言的，也可称为第一掺杂与第二掺杂，亦即n型与p型互换对器件同样适用。在本专利技术实施例中，MOSFET器件的结构以SiC为例。结合图1所示，本实施例提供一种带有保护结构的SiCMOSFET器件，所述SiCMOSFET器件从边缘向中心依次包括划片槽区和终端区01、p+主环02、在所述p+主环02上的栅跑道03和源跑道04、由多个原胞结构05并联组成的有源区以及所述有源区上的源压块金属06和栅压块金属07；所述栅跑道03和所述源跑道04之间集成了两个反向串联的肖特基二极管结构，作为器件的保护结构。在有源区内由一系列规则排列的原胞(cell)组成，每个原胞即为一个小的MOSFET功能单元。由于两个肖特基二极管是反向串联的，因此本文档来自技高网...

【技术保护点】
1.一种带有保护结构的SiC MOSFET器件，所述SiC MOSFET器件从边缘向中心依次包括终端区和划片槽区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；其特征在于，所述栅跑道和所述源跑道之间集成了两个反向串联的肖特基二极管结构，作为器件的保护结构。/n

【技术特征摘要】
1.一种带有保护结构的SiCMOSFET器件，所述SiCMOSFET器件从边缘向中心依次包括终端区和划片槽区、p+主环、在所述p+主环上的栅跑道和源跑道、由多个原胞结构并联组成的有源区以及所述有源区上的源和栅的压块金属；其特征在于，所述栅跑道和所述源跑道之间集成了两个反向串联的肖特基二极管结构，作为器件的保护结构。


2.根据权利要求1所述的带有保护结构的SiCMOSFET器件，其特征在于，所述保护结构从下至上依次包括漏极、n+衬底、n+型缓冲层、n型漂移区、p+区、n区、场氧层、多晶硅、层间介质、欧姆接触金属、肖特基接触金属、栅跑道金属、源跑道金属以及钝化层。


3.根据权利要求1所述的带有保护结构的SiCMOSFET器件，其特征在于，所述有源区下至上依次包括漏极、n+衬底、n+型缓冲层、n型漂移区、n型JFET区、p阱、p+区、n+区、栅介质、多晶硅栅、层间介质、源欧姆接触以及源极压块金属。


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【专利技术属性】
技术研发人员：倪炜江，
申请(专利权)人：芜湖启源微电子科技合伙企业有限合伙，
类型：发明
国别省市：安徽;34