多处理器系统数据处理方法及多处理器系统技术方案

本发明专利技术提供了一种多处理器系统数据处理方法及多处理器系统，所述多处理器系统包括中央处理单元、内存、至少一个与所述内存具有不同位宽的处理器和至少一个内存映射器，且每一所述内存映射器分别与一个对应的处理器相连，所述方法包括：每一内存映射器将所述内存的数据转换为预设位宽数据，所述预设位宽数据与所述内存映射器相连的处理器的位宽对应；所述处理器读取并处理对应的内存映射器生成的预设位宽数据。本发明专利技术通过内存映射器将内存的数据转换为与处理器的位宽对应的预设位宽数据，从而使得处理器本身无需与内存具有相同位宽，大大提高了多处理器系统的灵活性，同时避免了处理器之间的数据搬移，节省了多处理器系统的成本。

【技术实现步骤摘要】
多处理器系统数据处理方法及多处理器系统
本专利技术涉及计算机系统领域，更具体地说，涉及一种多处理器系统数据处理方法及多处理器系统。
技术介绍
多处理器系统(MultiprocessorSystems)是指包含两台或多台功能相近的处理器，处理器之间彼此可以交换数据，所有处理器共享内存、I/O设备、控制器及外部设备，整个硬件系统由统一的操作系统控制，在处理器和程序之间实现作业、任务、程序、数组极其元素各级的全面并行，以提高数据处理速度。目前，多处理器已广泛应用于人工智能、多媒体、语音通信等产品中。然而，由于多个处理器需要共用内存，因此需要多个处理器分别与内存具有相同的位宽，这大大限制了多处理器系统的使用，提高了多处理器系统的成本、应用不灵活。
技术实现思路
本专利技术实施例要解决的技术问题在于，针对上述多处理器系统中需采用与内存具有相同位宽的处理器，导致多处理器成本较高、应用不灵活的问题，提供一种多处理器系统数据处理方法及系统。本专利技术实施例解决上述技术问题的技术方案是，提供一种多处理器系统数据处理方法，所述多处理器系统包括中央处理单元、内存、至少一个与所述内存具有不同位宽的处理器和至少一个内存映射器，且每一所述内存映射器分别与一个对应的处理器相连，所述方法包括：每一内存映射器将所述内存的数据转换为预设位宽数据，所述预设位宽数据与所述内存映射器相连的处理器的位宽对应；所述处理器读取并处理对应的内存映射器生成的预设位宽数据。优选地，所述内存为PCM、NRAM、MRAM、ReRAM或FeRAM，每一所述内存映射器包括寄存器缓冲器，且所述寄存器缓冲器与所述内存映射器所连接的处理器具有相同位宽；所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：每一内存映射器根据时钟信号，将所述内存中的窄位宽数据依次写入到与所述寄存器缓冲器的不同位；所述寄存器缓冲器同时输出所有位的数据形成所述预设位宽数据。优选地，所述内存为持久储存级内存，所述持久储存级内存包括集成到同一基体的内存接口、控制芯片、DRAM芯片组、快闪存储器，且所述内存接口、DRAM芯片组和快闪存储器分别与所述控制芯片连接，所述内存接口经由内存总线与所述中央处理单元相连；所述方法还包括：所述控制芯片在接收到所述中央处理单元的第一读写请求时，从所述DRAM芯片组获取所述第一读写请求对应的指令并将所述第一读写请求对应的指令通过内存接口返回给所述中央处理单元；所述控制芯片在所述DRAM芯片组中的指令符合预设条件时，从所述快闪存储器中获取所述DRAM芯片组中的指令的后续指令集，并将所述后续指令集搬移到所述DRAM芯片组。优选地，所述处理器包括图形处理器，所述内存映射器包括第一内存映射器，所述持久储存级内存包括分别与所述第一内存映射器相连的GDDR，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、GDDR、第一内存映射器集成到同一基体，所述第一内存映射器经由GDDR总线与所述图形处理器相连；所述处理器读取并处理对应的内存映射器生成的预设位宽数据，包括：所述第一内存映射器在接收到所述图形处理器的第二读写请求时，从所述GDDR获取所述第二读写请求对应的图形处理指令并将所述第二读写请求对应的图形处理指令返回给所述图形处理器；所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：所述第一内存映射器在所述GDDR中的图形处理指令符合预设条件时，从所述快闪存储器中获取所述GDDR中的图形处理指令的后续图形处理指令集，并将所述后续图形处理指令集转换为与所述图形处理器的位宽对应的预设位宽数据后搬移到所述GDDR。优选地，所述处理器包括AI处理器，所述内存映射器包括第二内存映射器，所述持久储存级内存包括分别与所述第二内存映射器相连的HBM，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、HBM、第二内存映射器集成到同一基体，所述第二内存映射器经由HBM总线与所述AI处理器相连；所述处理器读取并处理对应的内存映射器生成的预设位宽数据，包括：所述第二内存映射器在接收到所述AI处理器的第三读写请求时，从所述HBM获取所述第三读写请求对应的AI指令并将所述第三读写请求对应的AI指令返回给所述AI处理器；所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：所述第二内存映射器在所述HBM中的AI指令符合预设条件时，从所述快闪存储器中获取所述HBM中的AI指令的后续AI指令集，并将所述后续AI指令集转换为与所述AI处理器的位宽对应的预设位宽数据后搬移到所述HBM。本专利技术实施例还提供一种多处理器系统，所述多处理器系统包括中央处理单元、内存、至少一个与所述内存具有不同位宽的处理器和至少一个内存映射器，且每一所述内存映射器分别与一个对应的处理器相连；其中：所述内存映射器将来自所述内存的数据转换为预设位宽数据，所述预设位宽数据与所述内存映射器相连的处理器的位宽对应；所述处理器，用于读取并处理对应的内存映射器生成的预设位宽数据。优选地，所述内存为PCM、NRAM、MRAM、ReRAM或FeRAM，每一所述内存映射器包括寄存器缓冲器，且所述寄存器缓冲器与所述内存映射器所连接的处理器具有相同位宽；所述内存映射器根据时钟信号，将所述内存中的窄位宽数据依次写入到与所述寄存器缓冲器的不同位，并通过所述寄存器缓冲器同时输出所有位的数据形成所述预设位宽数据。优选地，所述内存为持久储存级内存，所述持久储存级内存包括集成到同一基体的内存接口、控制芯片、DRAM芯片组、快闪存储器，且所述内存接口、DRAM芯片组和快闪存储器分别与所述控制芯片连接，所述内存接口经由内存总线与所述中央处理单元相连；所述控制芯片在接收到所述中央处理单元的第一读写请求时，从所述DRAM芯片组获取所述第一读写请求对应的指令并将所述第一读写请求对应的指令通过内存接口返回给所述中央处理单元；所述控制芯片在所述DRAM芯片组中的指令符合预设条件时，从所述快闪存储器中获取所述DRAM芯片组中的指令的后续指令集，并将所述后续指令集搬移到所述DRAM芯片组。优选地，所述处理器包括图形处理器，所述内存映射器包括第一内存映射器，所述持久储存级内存包括分别与所述第一内存映射器相连的GDDR，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、GDDR、第一内存映射器集成到同一基体，所述第一内存映射器经由GDDR总线与所述图形处理器相连；所述第一内存映射器在接收到所述图形处理器的第二读写请求时，从所述GDDR获取所述第二读写请求对应的图形处理指令并将所述第二读写请求对应的图形处理指令返回给所述图形处理器；所述第一内存映射器在所述GDDR中的图形处理指令符合预设条件时，从所述快闪存储器中获取所述GDDR中的图形处理指令的后续图形处理指令集，并将所述后续图形处理指令集转换为与所述图形处理器的位宽对应的预设位宽数据后搬移到所述GDDR。优选地，所述处理器包括AI处理器，所述内存本文档来自技高网...

【技术保护点】
1.一种多处理器系统数据处理方法，其特征在于，所述多处理器系统包括中央处理单元、内存、至少一个与所述内存具有不同位宽的处理器和至少一个内存映射器，且每一所述内存映射器分别与一个对应的处理器相连，所述方法包括：/n每一内存映射器将所述内存的数据转换为预设位宽数据，所述预设位宽数据与所述内存映射器相连的处理器的位宽对应；/n所述处理器读取并处理对应的内存映射器生成的预设位宽数据。/n

【技术特征摘要】
1.一种多处理器系统数据处理方法，其特征在于，所述多处理器系统包括中央处理单元、内存、至少一个与所述内存具有不同位宽的处理器和至少一个内存映射器，且每一所述内存映射器分别与一个对应的处理器相连，所述方法包括：
每一内存映射器将所述内存的数据转换为预设位宽数据，所述预设位宽数据与所述内存映射器相连的处理器的位宽对应；
所述处理器读取并处理对应的内存映射器生成的预设位宽数据。


2.根据权利要求1所述的多处理器系统数据处理方法，其特征在于，所述内存为PCM、NRAM、MRAM、ReRAM或FeRAM，每一所述内存映射器包括寄存器缓冲器，且所述寄存器缓冲器与所述内存映射器所连接的处理器具有相同位宽；所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：
每一内存映射器根据时钟信号，将所述内存中的窄位宽数据依次写入到与所述寄存器缓冲器的不同位；
所述寄存器缓冲器同时输出所有位的数据形成所述预设位宽数据。


3.根据权利要求1所述的多处理器系统数据处理方法，其特征在于，所述内存为持久储存级内存，所述持久储存级内存包括集成到同一基体的内存接口、控制芯片、DRAM芯片组、快闪存储器，且所述内存接口、DRAM芯片组和快闪存储器分别与所述控制芯片连接，所述内存接口经由内存总线与所述中央处理单元相连；所述方法还包括：
所述控制芯片在接收到所述中央处理单元的第一读写请求时，从所述DRAM芯片组获取所述第一读写请求对应的指令并将所述第一读写请求对应的指令通过内存接口返回给所述中央处理单元；
所述控制芯片在所述DRAM芯片组中的指令符合预设条件时，从所述快闪存储器中获取所述DRAM芯片组中的指令的后续指令集，并将所述后续指令集搬移到所述DRAM芯片组。


4.根据权利要求3所述的多处理器系统数据处理方法，其特征在于，所述处理器包括图形处理器，所述内存映射器包括第一内存映射器，所述持久储存级内存包括分别与所述第一内存映射器相连的GDDR，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、GDDR、第一内存映射器集成到同一基体，所述第一内存映射器经由GDDR总线与所述图形处理器相连；
所述处理器读取并处理对应的内存映射器生成的预设位宽数据，包括：所述第一内存映射器在接收到所述图形处理器的第二读写请求时，从所述GDDR获取所述第二读写请求对应的图形处理指令并将所述第二读写请求对应的图形处理指令返回给所述图形处理器；
所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：所述第一内存映射器在所述GDDR中的图形处理指令符合预设条件时，从所述快闪存储器中获取所述GDDR中的图形处理指令的后续图形处理指令集，并将所述后续图形处理指令集转换为与所述图形处理器的位宽对应的预设位宽数据后搬移到所述GDDR。


5.根据权利要求3所述的多处理器系统数据处理方法，其特征在于，所述处理器包括AI处理器，所述内存映射器包括第二内存映射器，所述持久储存级内存包括分别与所述第二内存映射器相连的HBM，且所述内存接口、DRAM芯片组、控制芯片、快闪存储器、HBM、第二内存映射器集成到同一基体，所述第二内存映射器经由HBM总线与所述AI处理器相连；
所述处理器读取并处理对应的内存映射器生成的预设位宽数据，包括：所述第二内存映射器在接收到所述AI处理器的第三读写请求时，从所述HBM获取所述第三读写请求对应的AI指令并将所述第三读写请求对应的AI指令返回给所述AI处理器；
所述每一内存映射器将所述内存的数据转换为预设位宽数据，包括：所述第二内存映射器在所述HBM...

【专利技术属性】
技术研发人员：赖振楠，
申请(专利权)人：深圳宏芯宇电子股份有限公司，
类型：发明
国别省市：广东;44