一种时间域单极性双重折叠电路及时间域ADC制造技术

本发明专利技术公开了一种时间域单极性双重折叠电路及时间域ADC，折叠电路包括：第一折叠模块，用于对第一输入信号、第二输入信号、第三输入信号和第四输入信号进行慢时间选择、快时间选择得到第一折叠信号D1，并与所述第一折叠信号D1构成第一折叠结果；第二折叠模块，用于对第五输入信号、第六输入信号、第七输入信号和第八输入信号进行慢时间选择、快时间选择得到第二折叠信号D12；第三折叠模块，用于对第九输入信号、第十输入信号、第十一输入信号和第十二输入信号进行慢时间选择、快时间选择得到第三折叠信号D2，并与所述第二折叠信号D12构成第二折叠结果。本发明专利技术电路，利用单极性双重折叠技术提升了折叠结构整体能够实现的量化精度。

【技术实现步骤摘要】
一种时间域单极性双重折叠电路及时间域ADC
本专利技术属于混合信号集成电路
，具体涉及一种时间域单极性双重折叠电路及时间域ADC。
技术介绍
时间域折叠模/数转换器(Analog-to-DigitalConverter，简称ADC)是实现超高速，低功耗ADC的一种有效的架构。目前已有的基于环振的折叠方法功耗较大，因此提出了基于时间选择的折叠方法，基于时间选择的折叠方法大多属于双极性折叠的思想，可以有效降低功耗。但是，随着采样速率和分辨率的提高，传统的折叠架构和时间选择电路精度难以达到要求，且双极性折叠的思想难以保证信号折叠路径延时的一致性，导致精度低，难以应用于超高速系统。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种时间域单极性双重折叠电路及时间域ADC。本专利技术的一个实施例提供了一种时间域单极性双重折叠电路，该时间域单极性双重折叠电路包括第一折叠模块、第二折叠模块、第三折叠模块，其中，所述第一折叠模块，用于对第一输入信号、第二输入信号、第三输入信号和第四输入信号进行慢时间选择、快时间选择得到第一折叠信号D1；所述第二折叠模块，用于对第五输入信号、第六输入信号、第七输入信号和第八输入信号进行慢时间选择、快时间选择得到第二折叠信号D12并与所述第一折叠信号D1构成第一折叠结果；所述第三折叠模块，用于对第九输入信号、第十输入信号、第十一输入信号和第十二输入信号进行慢时间选择、快时间选择得到第三折叠信号D2，并与所述第二折叠信号D12构成第二折叠结果。在本专利技术的一个实施例中，所述第一折叠模块包括第一慢时间选择电路、第二慢时间选择电路和第一快时间选择电路，其中，所述第一慢时间选择电路，用于对所述第一输入信号、所述第二输入信号进行慢时间选择得到第一慢时间信号；所述第二慢时间选择电路，用于对所述第三输入信号、所述第四输入信号进行慢时间选择得到第二慢时间信号；所述第一快时间选择电路，连接所述第一慢时间选择电路、所述第二慢时间选择电路，用于对所述第一慢时间信号、所述第二慢时间信号进行快时间选择得到所述第一折叠信号D1。在本专利技术的一个实施例中，所述第二折叠模块包括第三慢时间选择电路、第四慢时间选择电路和第二快时间选择电路，其中，所述第三慢时间选择电路，用于对所述第五输入信号、所述第六输入信号进行慢时间选择得到第三慢时间信号；所述第四慢时间选择电路，用于从所述第七输入信号、所述第八输入信号进行慢时间选择得到第四慢时间信号；所述第二快时间选择电路，连接所述第三慢时间选择电路、所述第四慢时间选择电路，用于对所述第三慢时间信号、所述第四慢时间信号进行快时间选择得到所述第二折叠信号D12。在本专利技术的一个实施例中，所述第三折叠模块包括第五慢时间选择电路、第六慢时间选择电路和第三快时间选择电路，其中，所述第五慢时间选择电路，用于从所述第九输入信号、所述第十输入信号进行慢时间选择得到第五慢时间信号；所述第六慢时间选择电路，用于从所述第十一输入信号、所述第十二输入信号进行慢时间选择得到第六慢时间信号；所述第三快时间选择电路，连接所述第五慢时间选择电路、所述第六慢时间选择电路，用于对所述第五慢时间信号、所述第六慢时间信号进行快时间选择得到所述第三折叠信号D2。在本专利技术的一个实施例中，所述第一慢时间选择电路、所述第二慢时间选择电路、所述第三慢时间选择电路、所述第四慢时间选择电路、所述第五慢时间选择电路和所述第六慢时间选择电路的电路结构相同，其中，所述第一慢时间选择电路包括传输门M21、传输门M22、晶体管M23、晶体管M24、反相器NG2、反相器NG3，其中，所述传输门M21的第一输入端、第二输入端与第二输入信号的输入端连接，所述传输门M21的第三输入端与第一输入信号的输入端连接，所述传输门M22的第一输入端、第二输入端与所述第一输入信号的输入端连接，所述传输门M21的第三输入端与所述第二输入信号的输入端连接，所述传输门M21的输出端、所述传输门M22的输出端与所述反相器NG2的输入端、所述晶体管M23的漏极、所述晶体管M24的漏极连接，所述晶体管M23的源极、所述晶体管M24的源极接地，所述晶体管M23的栅极与所述时钟信号输入端连接，所述晶体管M24的栅极与所述反相器NG2的输出端、所述反相器NG3的输入端连接，所述反相器NG3的输出端输出所述第一慢时间信号。在本专利技术的一个实施例中，所述第一快时间选择电路、所述第二快时间选择电路和所述第三快时间选择电路的电路结构相同，其中，所述第一快时间选择电路包括传输门M10、传输门M11、传输门M12、晶体管M13、晶体管M14、晶体管M15、晶体管M16、晶体管M17、晶体管M18、反相器NG1，其中，所述传输门M10的第一输入端、第二输入端与时钟信号的输入端连接，所述传输门M10的第三输入端与偏置电压VD连接，所述传输门M10的输出端与所述传输门M11的第三输入端、所述传输门M12的第三输入端连接，所述传输门M11的第一输入端、第二输入端与所述第一慢时间选择电路连接，所述传输门M12的第一输入端、第二输入端与所述第二慢时间选择电路连接，所述传输门M11的输出端、所述传输门M12的输出端与所述晶体管M13的漏极、所述晶体管M14的栅极连接，所述晶体管M13的源极、所述晶体管M14的源极均接地，所述晶体管M13的栅极与时钟信号的输入端连接，所述晶体管M14的漏极与所述晶体管M15的漏极、所述晶体管M16的漏极、所述反相器NG1的输入端连接，所述晶体管M15的栅极、所述晶体管M18的栅极与所述第一慢时间选择电路连接，所述晶体管M16的栅极、所述晶体管M17的栅极与所述第二慢时间选择电路连接，所述晶体管M15的源极与所述晶体管M17的漏极连接，所述晶体管M16的漏极与所述晶体管M18的漏极连接，所述晶体管M17的源极、所述晶体管M18的源极与电源VDD连接，所述反相器NG1的输出端输出所述第一折叠信号D1。本专利技术的另一个实施例提供了一种时间域ADC，包括前级电路系统、粗TDC模块、细TDC模块、数字译码模块，其中，所述前级电路系统，用于对ADC的输入信号进行采样并将采样信号转换为时间域信号组，所述时域信号组包括第一输入信号、第二输入信号、第三输入信号、第四输入信号、第五输入信号、第六输入信号、第七输入信号、第八输入信号、第九输入信号、第十输入信号、第十一输入信号、第十二输入信号；所述粗TDC模块，连接所述前级电路系统，用于对所述时间域信号组进行粗量化得到粗量化温度计码；所述细TDC模块，包括上述任一所述的时间域单极性双重折叠电路，且连接所述粗TDC模块、连接所述前级电路系统，用于根据时间域单极性双重折叠电路对所述时间域信号组进行折叠处理得到第一折叠信号D1、第二折叠信号D12、第三折叠信号D2，对所述第一折叠信号D1、所述第二折叠信号D12、所述第三折叠信号D2再进行细量化得到细量化温度计码；所述数字译码模块，连接本文档来自技高网...

【技术保护点】
1.一种时间域单极性双重折叠电路，其特征在于，包括第一折叠模块、第二折叠模块、第三折叠模块，其中，/n所述第一折叠模块，用于对第一输入信号、第二输入信号、第三输入信号和第四输入信号进行慢时间选择、快时间选择得到第一折叠信号D1；/n所述第二折叠模块，用于对第五输入信号、第六输入信号、第七输入信号和第八输入信号进行慢时间选择、快时间选择得到第二折叠信号D12，并与所述第一折叠信号D1构成第一折叠结果；/n所述第三折叠模块，用于对第九输入信号、第十输入信号、第十一输入信号和第十二输入信号进行慢时间选择、快时间选择得到第三折叠信号D2，并与所述第二折叠信号D12构成第二折叠结果。/n

【技术特征摘要】
1.一种时间域单极性双重折叠电路，其特征在于，包括第一折叠模块、第二折叠模块、第三折叠模块，其中，
所述第一折叠模块，用于对第一输入信号、第二输入信号、第三输入信号和第四输入信号进行慢时间选择、快时间选择得到第一折叠信号D1；
所述第二折叠模块，用于对第五输入信号、第六输入信号、第七输入信号和第八输入信号进行慢时间选择、快时间选择得到第二折叠信号D12，并与所述第一折叠信号D1构成第一折叠结果；
所述第三折叠模块，用于对第九输入信号、第十输入信号、第十一输入信号和第十二输入信号进行慢时间选择、快时间选择得到第三折叠信号D2，并与所述第二折叠信号D12构成第二折叠结果。


2.根据权利要求1所述的时间域单极性双重折叠电路，其特征在于，所述第一折叠模块包括第一慢时间选择电路、第二慢时间选择电路和第一快时间选择电路，其中，
所述第一慢时间选择电路，用于对所述第一输入信号、所述第二输入信号进行慢时间选择得到第一慢时间信号；
所述第二慢时间选择电路，用于对所述第三输入信号、所述第四输入信号进行慢时间选择得到第二慢时间信号；
所述第一快时间选择电路，连接所述第一慢时间选择电路、所述第二慢时间选择电路，用于对所述第一慢时间信号、所述第二慢时间信号进行快时间选择得到所述第一折叠信号D1。


3.根据权利要求2所述的时间域单极性双重折叠电路，其特征在于，所述第二折叠模块包括第三慢时间选择电路、第四慢时间选择电路和第二快时间选择电路，其中，
所述第三慢时间选择电路，用于对所述第五输入信号、所述第六输入信号进行慢时间选择得到第三慢时间信号；
所述第四慢时间选择电路，用于从所述第七输入信号、所述第八输入信号进行慢时间选择得到第四慢时间信号；
所述第二快时间选择电路，连接所述第三慢时间选择电路、所述第四慢时间选择电路，用于对所述第三慢时间信号、所述第四慢时间信号进行快时间选择得到所述第二折叠信号D12。


4.根据权利要求3所述的时间域单极性双重折叠电路，其特征在于，所述第三折叠模块包括第五慢时间选择电路、第六慢时间选择电路和第三快时间选择电路，其中，
所述第五慢时间选择电路，用于从所述第九输入信号、所述第十输入信号进行慢时间选择得到第五慢时间信号；
所述第六慢时间选择电路，用于从所述第十一输入信号、所述第十二输入信号进行慢时间选择得到第六慢时间信号；
所述第三快时间选择电路，连接所述第五慢时间选择电路、所述第六慢时间选择电路，用于对所述第五慢时间信号、所述第六慢时间信号进行快时间选择得到所述第三折叠信号D2。


5.根据权利要求4所述的时间域单极性双重折叠电路，其特征在于，所述第一慢时间选择电路、所述第二慢时间选择电路、所述第三慢时间选择电路、所述第四慢时间选择电路、所述第五慢时间选择电路和所述第六慢时间选择电路的电路结构相同，其中，所述第一慢时间选择电路包括传输门M21、传输门M22、晶体管M23、晶体管M24、反相器NG2、反相器NG3，其中，
所述传输门M21的第一输入端、第二输入端与第二输入信号的输入端连接，所述传输门M21的第三输入端与第一输入信号的输入端连接，所述传输门M22的第一输入端、第二输入端与所述第一输入信号的输入端连接，所述传输门M21的第三输入端与所述第二输入信号的输入端连接，所述传输门M21的输出端、所述传输门M22的输出端与所述反相器NG2的输入端、所述晶体管M23的漏极、所述晶体管M24的漏极连接，所述晶体管M23的源极、所述晶体管M24的源极接地，所述晶体管M23的栅极与所述时钟信号输入端连接，所述晶体管M24的栅极与所述反相器NG2的输出端、所述反相器NG3的输入端连接，所述反相器NG3的输出端输出所述第一慢时间信号。


6.根据权利要求4所述的时间域单极性双重折叠电路，其特征在于，所述第一快时间选择电路、所述第二快时间选择电路和所述第三快时间选...

【专利技术属性】
技术研发人员：刘马良，张乘浩，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61