一种集成NPN穿通三极管的屏蔽栅MOSFET器件制造技术

本发明专利技术公开一种集成NPN穿通三极管的屏蔽栅MOSFET器件，包括元胞结构，所述元胞结构包括从下至上依次层叠的漏极金属、N+衬底、N型漂移区、源极金属；所述N型漂移区的内部上层设有P型基区，P型基区的内部上表面设有紧邻接触的N型重掺杂区及P型重掺杂区；两个相邻的所述P型基区之间的N型漂移区上表面形成两个相邻的沟槽栅极结构；两个相邻的所述沟槽栅极结构之间设有P型轻掺杂区；每一沟槽栅极结构包括上下布置的N+Poly栅极、N型源极接触区；所述N+Poly栅极、N型源极接触区分别经氧化层包裹。本发明专利技术进一步优化屏蔽栅MOSFET器件的电流能力以及电压能力。

【技术实现步骤摘要】
一种集成NPN穿通三极管的屏蔽栅MOSFET器件
本专利技术涉及功率半导体器件
，尤其涉及一种集成NPN穿通三极管的屏蔽栅MOSFET器件。
技术介绍
随着电力电子系统的发展，功率半导体器件作为电能转换与功率应用的核心，被广泛应用于交通运输、军事防御、能源转换等重要领域。作为功率半导体器件的重要组成部分，功率MOSFET器件因其具有开关速度快、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换领域起到重要的作用。功率MOSFET经历了从横向到纵向、从平面栅到沟槽栅的发展，其中采用沟槽栅结构的垂直双扩散金属氧化物半导体场效应金属管器件(TrenchVerticalDouble-diffusedMOSFET，TrenchVDMOS)在将导电沟道变为纵向的同时还利用沟槽技术消除了平面结构寄生JFET电阻的影响，在降低器件导通损耗的同时使元胞尺寸大大缩小，广泛应用于低压领域。在功率器件的低压应用领域，导通电阻Ron0和栅电荷Qg是器件的两个重要参数，其中减小导通电阻有利于降低器件的通态损耗，减小栅电荷有利于降低器件的开关损耗。对于传统的TrenchVDMOS器件，由于其栅电极和漏电极之间存在着较强的耦合作用导致栅漏电容增大，从而降低了器件的开关速度、增大了器件的开关损耗。为提高槽栅VDMOS的性能，国内外相继提出了屏蔽栅沟槽MOSFET(Split-GateTrenchMOSFET，SGTMOSFET)结构，一方面可利用屏蔽栅减小了栅极漏极之间的交叠面积，从而极大地降低了器件的栅漏电容；另一方面，屏蔽栅可作为埋于体内的体内场板，对漂移区的载流子进行辅助耗尽，有效地提高了器件漂移区的耗尽能力，优化漂移区的电场分布，使得SGTMOSFET器件通常来说具有更低的导通电阻以及更高的击穿电压。因此SGTMOSFET已经成为了优化功率MOS开关特性中的主要发展方向，其器件结构如图1所示。但是，为了优化SGTMOSFET器件的击穿特性、开关性能以及增强器件的氧化层可靠性，SGTMOSFET沟槽内屏蔽栅周围的绝缘介质层一般较厚，这使得元胞器件尺寸的进一步减小受到了工艺条件以及器件绝缘介质层可靠性的限制，从而限制了器件对导通电阻以及电流能力的进一步优化。
技术实现思路
本专利技术的目的是提供一种集成NPN穿通三极管的屏蔽栅MOSFET器件，进一步优化屏蔽栅MOSFET器件的电流能力以及电压能力。为实现上述目的，采用以下技术方案：一种集成NPN穿通三极管的屏蔽栅MOSFET器件，包括元胞结构，所述元胞结构包括从下至上依次层叠的漏极金属、N+衬底、N型漂移区、源极金属；所述N型漂移区的内部上层设有P型基区，P型基区的内部上表面设有相互接触的N型重掺杂区及P型重掺杂区；两个相邻的所述P型基区之间的N型漂移区上表面形成两个相邻的沟槽栅极结构；两个相邻的所述沟槽栅极结构之间设有P型轻掺杂区；每一沟槽栅极结构包括上下布置的N+Poly栅极、N型源极接触区；所述N+Poly栅极、N型源极接触区分别经氧化层包裹。较佳地，所述P型轻掺杂区的上表面设有N型掺杂区，以进一步确保P型轻掺杂区反型后可以实现纵向NPN三极管结构。较佳地，所述P型轻掺杂区的深度大于N+Poly栅极的深度，用于实现较浅的P型基区结构，从而在器件开启时形成穿通NPN三极管结构。较佳地，所述N型源极接触区与N型漂移区之间的氧化层为厚氧化层，其他部位的氧化层均为薄氧化层。较佳地，所述N型源极接触区与源极金属相连接。本专利技术中的两个相邻的沟槽栅极结构的距离较窄，保证在器件开启过程中由栅极控制的部分P型轻掺杂区完全反型，从而形成完整的纵向NPN三极管结构。采用上述方案，本专利技术的有益效果是：在传统的屏蔽栅MOSFET器件结构基础上，提出了一种集成NPN穿通三极管的屏蔽栅MOSFET器件：通过在两个相邻的沟槽栅极结构之间引入P型轻掺杂区，在器件开启时，使由栅极控制的部分P型轻掺杂区完全反型，从而在两相邻的沟槽栅极结构之间形成纵向的NPN穿通结构，提供新的电流通路从而优化器件的电流能力；在器件关断时，两相邻的沟槽栅极结构之间的掺杂浓度较低的P型轻掺杂区作为新的耐压结构可在传统结构的基础上增大器件的击穿电压，提高器件的耐压能力。附图说明图1为现有屏蔽栅MOSFET器件的横向截面结构示意图；图2为本专利技术的横向截面结构示意图；图3为基于图2的辅助NPN穿通三极管形成的横向截面结构示意图；其中，附图标识说明：1—N型重掺杂区，2—P型重掺杂区，3—P型基区，4—N型漂移区，5—N+衬底，6—漏极金属，7—源极金属，8—N+Poly栅极，9—N型源极接触区，10—P型轻掺杂区，11—氧化层，12—N型掺杂区。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。为了进一步优化器件的电流能力以及击穿特性，本专利技术基于传统的SGTMOSFET器件，提出了一种集成NPN穿通三极管的屏蔽栅MOSFET器件。下面结合附图，详细描述本专利技术的技术方案：参照图2所示，本专利技术提供一种集成NPN穿通三极管的屏蔽栅MOSFET器件，包括元胞结构，所述元胞结构包括从下至上依次层叠的漏极金属6、N+衬底5、N型漂移区4、源极金属7；所述N型漂移区4的内部上层设有P型基区3，P型基区3的内部上表面设有相互接触的N型重掺杂区1及P型重掺杂区2；两个相邻的所述P型基区3之间的N型漂移区4上表面形成两个相邻的沟槽栅极结构，且P型重掺杂区2紧邻沟槽栅极结构设置；两个相邻的所述沟槽栅极结构之间设有P型轻掺杂区10；每一沟槽栅极结构包括上下布置的N+Poly栅极8、N型源极接触区9；所述N+Poly栅极8、N型源极接触区9分别经氧化层11包裹。所述沟槽栅极结构与N型漂移区4、P型基区3、源极金属7、P型轻掺杂区10、P型重掺杂区2之间设置氧化层11，其中氧化层11下表面及部分侧面与N型漂移区4接触，氧化层11上表面与源极金属7接触，氧化层11的侧面还与P型基区3、P型轻掺杂区10、P型重掺杂区2接触；此外，沟槽栅极结构中的N+Poly栅极8、N型源极接触区9也由氧化层11隔离。该结构的主要改进在于：在器件开启过程中，利用沟槽周围的P型轻掺杂区10反型形成的NPN三极管结构增强器件的电流能力；在器件处于关断状态时，则利用两沟槽栅极结构之间的P型轻掺杂区10提高器件的耐压能力，从而在保证器件较好的开关特性的同时进一步优化器件的电流能力以及耐压能力。同时，为进一步确保两沟槽栅极结构之间的P型轻掺杂区10在沿两沟槽栅极结构表面反型后可形成连通的N型区域，如图3所示，可以在P型轻掺杂区10表面设置N型掺杂区12以确保连通的反型N型区域的形本文档来自技高网...

【技术保护点】
1.一种集成NPN穿通三极管的屏蔽栅MOSFET器件，包括元胞结构，其特征在于，所述元胞结构包括从下至上依次层叠的漏极金属、N+衬底、N型漂移区、源极金属；所述N型漂移区的内部上层设有P型基区，P型基区的内部上表面设有相互接触的N型重掺杂区及P型重掺杂区；两个相邻的所述P型基区之间的N型漂移区上表面形成两个相邻的沟槽栅极结构；两个相邻的所述沟槽栅极结构之间设有P型轻掺杂区；每一沟槽栅极结构包括上下布置的N+Poly栅极、N型源极接触区；所述N+Poly栅极、N型源极接触区分别经氧化层包裹。/n

【技术特征摘要】
1.一种集成NPN穿通三极管的屏蔽栅MOSFET器件，包括元胞结构，其特征在于，所述元胞结构包括从下至上依次层叠的漏极金属、N+衬底、N型漂移区、源极金属；所述N型漂移区的内部上层设有P型基区，P型基区的内部上表面设有相互接触的N型重掺杂区及P型重掺杂区；两个相邻的所述P型基区之间的N型漂移区上表面形成两个相邻的沟槽栅极结构；两个相邻的所述沟槽栅极结构之间设有P型轻掺杂区；每一沟槽栅极结构包括上下布置的N+Poly栅极、N型源极接触区；所述N+Poly栅极、N型源极接触区分别经氧化层包裹。


2.根据权利要求1所述的集成NPN穿通三极管的...

【专利技术属性】
技术研发人员：李泽宏，赵一尚，胡汶金，林泳浩，李伟聪，
申请(专利权)人：深圳市威兆半导体有限公司，
类型：发明
国别省市：广东;44