半导体存储器装置制造方法及图纸

根据本技术的半导体存储器装置包括：层叠体，其包括在第一方向上彼此隔开层叠的下导电图案和上导电图案以及设置在下导电图案和上导电图案之间的至少一个中间导电图案；接触插塞，其连接到下导电图案并且在第一方向上延伸；以及至少一个下虚设插塞，其与下导电图案交叠。

【技术实现步骤摘要】
半导体存储器装置
本公开总体上涉及半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。
技术介绍
半导体存储器装置包括能够存储数据的存储器单元。为了改进存储器单元的集成度，已提出了三维半导体存储器装置。三维半导体存储器装置包括以三维布置的存储器单元。随着存储器单元的层叠层数增加，三维半导体存储器装置的集成度可改进。随着存储器单元的层叠层数增加，三维半导体存储器装置的可靠性可降低。
技术实现思路
根据本公开的实施方式的半导体存储器装置可包括层叠体，该层叠体包括下导电图案、上导电图案和至少一个中间导电图案。下导电图案和上导电图案可在第一方向上彼此隔开层叠，并且中间导电图案可设置在下导电图案与上导电图案之间。该半导体存储器装置可包括连接到下导电图案的第一接触插塞以及与下导电图案交叠并在第一方向上延伸的至少一个下虚设插塞。根据本公开的实施方式的半导体存储器装置可包括层叠体，该层叠体包括下导电图案、上导电图案和至少一个中间导电图案，并且按照阶梯结构形成。下导电图案和上导电图案可在第一方向上彼此隔开层叠，并且中间导电图案可设置在下导电图案与上导电图案之间。该半导体存储器装置可包括覆盖层叠体的间隙填充绝缘膜。该半导体存储器装置可包括接触插塞，所述接触插塞分别连接到下导电图案、中间导电图案和上导电图案，并在第一方向上延伸以穿透间隙填充绝缘膜。该半导体存储器装置可包括与下导电图案交叠的至少一个下虚设插塞以及与上导电图案交叠的至少一个上虚设插塞。下虚设插塞和上虚设插塞中的每一个可形成在间隙填充绝缘膜中。该半导体存储器装置可包括：上绝缘膜，其形成在间隙填充绝缘膜上以覆盖接触插塞、下虚设插塞和上虚设插塞；以及通孔接触图案，其穿透上绝缘膜以分别连接到接触插塞。下虚设插塞和上虚设插塞中的每一个的上表面可由上绝缘膜完全覆盖。根据本公开的实施方式的半导体存储器装置可包括层叠体，该层叠体包括下导电图案、上导电图案以及设置在下导电图案和上导电图案之间的至少一个中间导电图案。该半导体存储器装置可包括连接到下导电图案并在第一方向上延伸的第一接触插塞。该半导体存储器装置可包括形成为在与第一方向正交的平面中比第一接触插塞窄并且与下导电图案交叠的至少两个下虚设插塞，所述至少两个下虚设插塞在第一方向上延伸。附图说明图1是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。图2是示意性地示出根据本公开的实施方式的栅极层叠体的图。图3A至图3E是示出形成在栅极层叠体的单元阵列区域中的单元串的各种实施方式的立体图。图4是图3C所示的X区域的放大图。图5A和图5B是示出连接到栅极层叠体的接触结构的平面图。图6A和图6B是示出图5A和图5B所示的接触结构的各种实施方式的横截面图。图7A至图7E是示出根据本公开的实施方式的半导体存储器装置的制造方法的横截面图。图8示出包括根据本公开的实施方式的单元阵列的晶圆。图9和图10是示出图8所示的第二单元阵列的平面图和横截面图。图11是示出根据本公开的实施方式的存储器系统的配置的框图。图12是示出根据本公开的实施方式的计算系统的配置的框图。具体实施方式为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。本公开的实施方式可提供一种能够改进可靠性的半导体存储器装置。图1是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。参照图1，半导体存储器装置可包括存储块BLK1至BLKn。存储块BLK1至BLKn可设置在基板(未示出)的部分区域上。基板可包括硅晶圆。作为实施方式，存储块BLK1至BLKn可连接到设置在基板的另一区域上的外围电路(未示出)。作为另一实施方式，存储块BLK1至BLKn可连接到设置在基板与存储块BLK1至BLKn之间的外围电路。作为另一实施方式，存储块BLK1至BLKn可连接到设置在存储块BLK1至BLKn上的外围电路。存储块BLK1至BLKn中的每一个可包括单元阵列。单元阵列可包括至少一个栅极层叠体、穿过栅极层叠体的沟道结构、连接到沟道结构的一端的位线以及连接到沟道结构的另一端的源极结构。存储块BLK1至BLKn中的每一个的栅极层叠体可通过接触结构和互连线连接到外围电路。图2是示意性地示出根据本公开的实施方式的栅极层叠体GST的图。参照图2，栅极层叠体GST可包括存储器单元区域MCA和至少一个接触区域CTA。栅极层叠体GST可包括在第一方向I上交替地层叠的层间绝缘膜和导电图案。栅极层叠体GST的层间绝缘膜和导电图案中的每一个可在与第一方向I正交的平面中延伸。栅极层叠体GST的层间绝缘膜和导电图案可从存储器单元区域MCA朝着接触区域CTA延伸。例如，栅极层叠体GST的层间绝缘膜和导电图案可在平行于该平面并彼此交叉的第二方向II和第三方向III上延伸。栅极层叠体GST的层间绝缘膜和导电图案可在接触区域CTA中形成阶梯结构SW。栅极层叠体GST的存储器单元区域MCA可由沟道结构CH穿透。沟道结构CH的各个侧壁可由存储器膜ML围绕。作为实施方式，各个沟道结构CH可包括填充穿过栅极层叠体GST的沟道孔的半导体膜。作为另一实施方式，各个沟道结构CH可包括设置在穿过栅极层叠体GST的沟道孔的中央区域中的芯绝缘膜以及围绕芯绝缘膜的半导体膜。例如，半导体膜可包括硅。存储器膜ML可包括围绕各个沟道结构CH的侧壁的隧道绝缘膜、围绕隧道绝缘膜的侧壁的数据存储膜以及围绕数据存储膜的侧壁的阻挡绝缘膜。隧道绝缘膜可由能够电荷隧穿的材料形成。例如，隧道绝缘膜可包括氧化硅膜。数据存储膜可由存储利用福勒-诺德汉姆(Fowler-Nordheim)隧穿改变的数据的材料形成。例如，数据存储膜可包括能够电荷捕获的氮化物膜。本公开不限于此，数据存储膜可包括硅、相变材料、纳米点等。阻挡绝缘膜可包括能够电荷阻挡的氧化物膜。沟道结构CH可沿着平行于与第一方向I正交的平面的第二方向II和第三方向III按照矩阵结构布置。本公开的实施方式不限于此。例如，沟道结构CH可沿着第二方向II和第三方向III按照锯齿形图案布置。第二方向II和第三方向III是不同的方向，沿着第二方向II和第三方向III的线可彼此交叉。.各个沟道结构CH可将源极选择晶体管、漏极选择晶体管和与之对应的存储器单元串联连接。串联连接的源极选择晶体管、漏极选择晶体管和存储器单元可配置单元串。图3A至图3E是示出形成在栅极层叠体的单元阵列区域中的单元串的各种实施方式的立体图。为了识别方便，图3A至图3E中未示出层间绝缘膜。图3A至图3E所示的第一方向I、第二方向II和第三方向III与参照图2所定义的相同。参照图3A至图3E，各个单元串CST可包括栅极结构体GST以及由栅极层叠体GST围绕的沟道结构CH。栅极层叠体GST可设置在位线BL下方。本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，该半导体存储器装置包括：/n层叠体，该层叠体包括在第一方向上彼此隔开层叠的下导电图案和上导电图案以及设置在所述下导电图案和所述上导电图案之间的至少一个中间导电图案；/n第一接触插塞，该第一接触插塞连接到所述下导电图案并且在所述第一方向上延伸；以及/n至少一个下虚设插塞，所述至少一个下虚设插塞与所述下导电图案交叠并且在所述第一方向上延伸。/n

【技术特征摘要】
20190703 KR 10-2019-00801011.一种半导体存储器装置，该半导体存储器装置包括：
层叠体，该层叠体包括在第一方向上彼此隔开层叠的下导电图案和上导电图案以及设置在所述下导电图案和所述上导电图案之间的至少一个中间导电图案；
第一接触插塞，该第一接触插塞连接到所述下导电图案并且在所述第一方向上延伸；以及
至少一个下虚设插塞，所述至少一个下虚设插塞与所述下导电图案交叠并且在所述第一方向上延伸。


2.根据权利要求1所述的半导体存储器装置，其中，所述至少一个下虚设插塞形成为在与所述第一方向正交的平面中比所述第一接触插塞窄。


3.根据权利要求1所述的半导体存储器装置，其中，所述至少一个下虚设插塞形成为在所述第一方向上比所述第一接触插塞短。


4.根据权利要求1所述的半导体存储器装置，其中，所述下虚设插塞在所述第一方向上与所述下导电图案间隔开。


5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第二接触插塞，该第二接触插塞连接到所述上导电图案并且在所述第一方向上延伸；以及
至少一个上虚设插塞，所述至少一个上虚设插塞形成为在与所述第一方向垂直的平面中比所述第二接触插塞窄并且与所述上导电图案交叠。


6.根据权利要求5所述的半导体存储器装置，该半导体存储器装置还包括：
第三接触插塞，该第三接触插塞连接到所述中间导电图案并且在所述第一方向上延伸，
其中，所述第一接触插塞、所述第二接触插塞和所述第三接触插塞设置在所述上虚设插塞与所述下虚设插塞之间。


7.根据权利要求1所述的半导体存储器装置，其中，所述下导电图案、所述中间导电图案和所述上导电图案层叠以形成阶梯结构，并且
所述下导电图案、所述中间导电图案和所述上导电图案中的每一个包括通过所述阶梯结构暴露的接触区域。


8.根据权利要求7所述的半导体存储器装置，其中，所述第一接触插塞和所述至少一个下虚设插塞与所述下导电图案的所述接触区域交叠。


9.根据权利要求7所述的半导体存储器装置，其中，所述第一接触插塞被设置为比所述下虚设插塞更靠近所述中间导电图案的所述接触区域。


10.根据权利要求7所述的半导体存储器装置，该半导体存储器装置还包括：
间隙填充绝缘膜，该间隙填充绝缘膜覆盖所述阶梯结构并且由所述第一接触插塞和所述下虚设插塞穿透；
上绝缘膜，该上绝缘膜设置在所述间隙填充绝缘膜上；以及
通孔接触图案，该通孔接触图案穿过所述上绝缘膜连接到所述第一接触插塞。


11.根据权利要求10所述的半导体存储器装置，其中，所述下虚设插塞与所述通孔接触图案间隔开。


12.一种半导体存储器装置，该半导体存储器装置包括：
层叠体，该层叠体包括...

【专利技术属性】
技术研发人员：金在泽，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR