一种节省终端区面积的屏蔽栅MOSFET芯片制造技术

本实用新型专利技术涉及一种节省终端区面积的屏蔽栅MOSFET芯片，第一多晶硅层隔离分布于元胞区和终端区内；第二多晶硅层分布于元胞区和终端区中，分布于元胞区中的第二多晶硅层充当屏蔽栅MOSFET芯片的栅极；处于元胞区和终端区的金属层均与衬底相连，衬底为N型并由绝缘氧化层作为介质层和金属层绝缘；终端区至少包括一个终端沟槽，终端沟槽填充有第一多晶硅层；元胞区内设有沟槽结构的元胞沟槽，在元胞沟槽内设置屏蔽栅结构；终端沟槽的宽度大于元胞沟槽的宽度；终端沟槽的侧壁和底壁设置终端沟槽绝缘氧化层，终端沟槽绝缘氧化层在终端区边缘和元胞区边缘距离较短面积。有益效果是终端区面积有效减少提高器件耐压。

【技术实现步骤摘要】
一种节省终端区面积的屏蔽栅MOSFET芯片
本技术涉及半导体芯片
，具体涉及一种节省终端区面积的屏蔽栅MOSFET芯片。
技术介绍
功率MOS场效应晶体管，即MOSFET，其原意是：MOS(MetalOxideSemiconductor金属氧化物半导体)，FET(FieldEffectTransistor场效应晶体管)，即以金属层(M)的栅极隔着氧化层(O)利用电场的效应来控制半导体(S)的场效应晶体管。屏蔽栅MOSFET(ShieldedGateTrenchMOSFET，缩写SGT-MOSFET)功率器件是一种基于传统沟槽式MOSFET(U-MOSFET)的一种改进型的沟槽式功率MOSFET。相比于传统U-MOSFET功率器件，它的开关速度更快，开关损耗更低，具有更好的器件性能。VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移层的厚度来减小导通电阻，然而，减薄漏端漂移层的厚度就会降低器件的击穿电压，因此，在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻相互矛盾。屏蔽栅MOSFET结构采用在沟槽内引入了两个垂直的多晶场版，这不仅使得器件在漂移层内引入了两个新的电场峰值，增大了器件的击穿电压(BV)，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，降低了导通电阻。由于这种新型器件纵向栅、漏场板之间存在的垂直场板，使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。屏蔽栅MOSFET结构具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。对于屏蔽栅MOSFET结，耐压主要由深槽结构的下面的栅极结构的厚氧柱来承担，为了降低导通电阻，往往采用浓度很高的漂移层衬底，所以对器件的雪崩电流能力设计要求很高。
技术实现思路
本技术的目的是，提供一种终端区面积有效减少的耐高压屏蔽栅MOSFET芯片。为实现上述目的，本技术采取的技术方案是一种节省终端区面积的屏蔽栅MOSFET芯片，包括元胞区和终端区；上述元胞区和终端区均包括第一多晶硅层、第二多晶硅层、P型注入区和N型注入区；上述第一多晶硅层隔离分布于元胞区和终端区内；上述第二多晶硅层分布于元胞区和终端区中，分布于元胞区中的上述第二多晶硅层充当上述屏蔽栅MOSFET芯片的栅极；上述屏蔽栅MOSFET芯片进一步包括金属层、绝缘氧化层和衬底，处于元胞区和终端区的上述金属层均与衬底相连，上述衬底为N型并由绝缘氧化层作为介质层和上述金属层绝缘；上述终端区至少包括一个终端沟槽，上述终端沟槽填充有上述第一多晶硅层；上述元胞区内设有沟槽结构的元胞沟槽，在上述元胞沟槽内设置屏蔽栅结构；上述终端沟槽的宽度大于上述元胞沟槽的宽度；上述终端沟槽的侧壁和底壁设置终端沟槽绝缘氧化层，上述终端沟槽绝缘氧化层在终端区边缘与元胞区边缘距离较短。优选地，上述终端沟槽只有一根宽的沟槽。优选地，上述绝缘氧化层和终端沟槽绝缘氧化层的厚度相同。本技术一种节省终端区面积的屏蔽栅MOSFET芯片有以下有益效果：终端区只有一根宽的沟槽，可以使电场分布更加分散，从而避免电场集中，有效提高耐压；结构紧凑，与现有工艺兼容，能有效提高耐压能力，且可节省终端的面积，安全可靠。附图说明图1是一种节省终端区面积的屏蔽栅MOSFET芯片结构图。附图中涉及的附图标记和组成部分如下所示：201、金属层，203、第二多晶硅层，204、第一多晶硅层，205、P型注入区，206、N型注入区，207、绝缘氧化层。具体实施方式下面结合实施例并参照附图对本技术作进一步描述。实施例本实施例实现一种节省终端区面积的屏蔽栅MOSFET芯片。本实施例克服现有技术中存在的不足，涉及一种能节省终端区面积的屏蔽栅MOSFET器件，其结构紧凑，与现有工艺兼容，能有效提高耐压能力，且可节省终端区的面积，安全可靠。图1示出了一种节省终端区面积的屏蔽栅MOSFET芯片结构图。如附图1所示：一种节省终端区面积的屏蔽栅MOSFET芯片，包括元胞区和终端区；上述元胞区和终端区均包括第一多晶硅层204、第二多晶硅层203、P型注入区206和N型注入区207；上述第一多晶硅层204隔离分布于元胞区和终端区内；上述第二多晶硅层203分布于元胞区和终端区中，分布于元胞区中的上述第二多晶硅层203充当上述屏蔽栅MOSFET芯片的栅极；上述屏蔽栅MOSFET芯片进一步包括金属层201、绝缘氧化层207和衬底，处于元胞区和终端区的上述金属层201均与衬底相连，上述衬底为N型并由绝缘氧化层207作为介质层和上述金属层201绝缘；上述终端区至少包括一个终端沟槽，上述终端沟槽填充有上述第一多晶硅层204；上述元胞区内设有沟槽结构的元胞沟槽，在上述元胞沟槽内设置屏蔽栅结构；上述终端沟槽的宽度大于上述元胞沟槽的宽度；上述终端沟槽的侧壁和底壁设置终端沟槽绝缘氧化层，上述终端沟槽绝缘氧化层在终端区边缘与元胞区边缘距离较短。优选地，上述终端沟槽只有一根宽的沟槽。优选地，上述绝缘氧化层207和终端沟槽绝缘氧化层的厚度相同。具体实施而言，本实施例一种节省终端区面积的屏蔽栅MOSFET芯片，包括位于半导体基板上的元胞区以及终端区，元胞区位于半导体基板的中心区，终端区位于元胞区的外圈且终端区环绕包围元胞区；所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；元胞区内的有源元胞设有采用沟槽结构的元胞沟槽，在元胞沟槽内设置屏蔽栅结构；在所述元胞沟槽侧壁外上方设有第二导电类型基区，所述第二导电类型基区位于第一导电类型漂移层内且与相应的元胞沟槽侧壁接触；在相邻元胞沟槽间侧壁外上方的第二导电类型基区均设置第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；在终端区内设置至少一个终端沟槽，所述终端沟槽位于第一导电类型漂移层内且终端沟槽的宽度大于元胞沟槽的宽度；在所述终端沟槽的侧壁以及底壁设置终端沟槽绝缘氧化层，并在设置终端沟槽绝缘氧化层的终端沟槽内填充第一多晶硅层204(即终端沟槽导电多晶硅)，填充的第一多晶硅层204(即终端沟槽导电多晶硅)通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；邻近元胞区的终端沟槽与邻近终端区的元胞沟槽侧壁外上方的第二导电类型基区接触，在第一导电类型漂移层上方设置源极金属，所述源极金属与第二导电类型基区、第二导电类型基区内的第一导电类型源区以及填充的第一多晶硅层204(即终端沟槽导电多晶硅)欧姆接触。所述终端沟槽与元胞沟槽为同一工艺制造层，元胞沟槽、终端沟槽在第一导电类型漂移层内的深度为2μm～6μm。所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层本文档来自技高网...

【技术保护点】
1.一种节省终端区面积的屏蔽栅MOSFET芯片，其特征在于：所述屏蔽栅MOSFET芯片包括元胞区和终端区；所述元胞区和终端区均包括第一多晶硅层(204)、第二多晶硅层(203)、P型注入区(205)和N型注入区(206)；所述第一多晶硅层(204)隔离分布于元胞区和终端区内；所述第二多晶硅层(203)分布于元胞区和终端区中，分布于元胞区中的所述第二多晶硅层(203)充当所述屏蔽栅MOSFET芯片的栅极；所述屏蔽栅MOSFET芯片进一步包括金属层(201)、绝缘氧化层(207)和衬底，处于元胞区和终端区的所述金属层(201)均与衬底相连，所述衬底为N型并由绝缘氧化层(207)作为介质层和所述金属层(201)绝缘；所述终端区至少包括一个终端沟槽，所述终端沟槽填充有所述第一多晶硅层(204)；所述元胞区内设有沟槽结构的元胞沟槽，在所述元胞沟槽内设置屏蔽栅结构；所述终端沟槽的宽度大于所述元胞沟槽的宽度；所述终端沟槽的侧壁和底壁设置终端沟槽绝缘氧化层。/n

【技术特征摘要】
1.一种节省终端区面积的屏蔽栅MOSFET芯片，其特征在于：所述屏蔽栅MOSFET芯片包括元胞区和终端区；所述元胞区和终端区均包括第一多晶硅层(204)、第二多晶硅层(203)、P型注入区(205)和N型注入区(206)；所述第一多晶硅层(204)隔离分布于元胞区和终端区内；所述第二多晶硅层(203)分布于元胞区和终端区中，分布于元胞区中的所述第二多晶硅层(203)充当所述屏蔽栅MOSFET芯片的栅极；所述屏蔽栅MOSFET芯片进一步包括金属层(201)、绝缘氧化层(207)和衬底，处于元胞区和终端区的所述金属层(201)均与衬底相连，所述衬底为N型并由绝缘氧化层(2...

【专利技术属性】
技术研发人员：王云波，
申请(专利权)人：深圳市谷峰电子有限公司，
类型：新型
国别省市：广东;44