半导体结构制造技术

提供半导体结构与其制作方法。半导体结构可包括多个通道层位于半导体基板上；多个金属栅极结构各自位于两个通道层之间；内侧间隔物位于每一金属栅极结构的侧壁上；源极/漏极结构与金属栅极结构相邻；以及低介电常数的介电结构位于内侧间隔物上，其中低介电常数的介电结构延伸至源极/漏极结构中。低介电常数的介电结构可包含两个不类似的介电层，且其中之一可为空气。

【技术实现步骤摘要】
半导体结构
本专利技术实施例涉及半导体装置，特别是涉及场效晶体管如三维栅极晶体管(如全绕式栅极场效晶体管或鳍状场效晶体管)及/或其他场效晶体管。
技术介绍
半导体产业已经历快速成长。半导体材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(单位芯片面积的内连线装置数目)通常随着几何尺寸(采用的制作制程所产生的最小构件或线路)缩小而增加。尺寸缩小的制程通常有利于增加产能并降低相关成本。但这些进展亦增加形成与处理半导体装置的复杂度。多栅极晶体管如全绕式栅极晶体管已结合至多种存储器与核心装置，以减少集成电路芯片引脚并维持合理的制程容许范围。在其他半导体装置中，尺寸缩小的确增加全绕式栅极晶体管的形成制程复杂度。为了实现这些进展，需要多方面的改善制作制程。在一例中，随着装置尺寸持续缩小，提供蚀刻抗性足够的内侧间隔物，且不增加整体寄生电容及/或牺牲全绕式栅极晶体管的有效通道长度变得更具挑战性。虽然制作内侧间隔物的现有方法通常适用，但仍无法完全符合所有方面的需求。
技术实现思路
本专利技术一实施例提供的半导体结构包括多个半导体层的堆叠，位于基板上；多个高介电常数的介电层与金属栅极结构的堆叠，交错于半导体层的堆叠之间；介电内侧间隔物，位于高介电常数的介电层与金属栅极结构的每一者的侧壁上；以及外延的源极/漏极结构，与高介电常数的介电层与金属栅极结构的堆叠相邻。在此实施例中，介电内侧间隔物包括第一层位于高介电常数的介电层与金属栅极结构的每一者的侧壁上，以及第二层位于第一层上，且第一层与第二层的组成不同。介电内侧间隔物的第二层埋置于外延的源极/漏极结构中。本专利技术另一实施例提供的半导体结构，包括多个通道层，位于半导体基板上；多个金属栅极结构，各自位于两个通道层之间；内侧间隔物，位于每一金属栅极结构的侧壁上；源极/漏极结构，与金属栅极结构相邻；以及低介电常数的介电结构，位于内侧间隔物上，其中低介电常数的介电结构延伸至源极/漏极结构中。本专利技术又一实施例提供的半导体结构的形成方法包括形成结构，其包括虚置栅极堆叠于自半导体基板凸起的鳍状物上，其中鳍状物包括交错的半导体层与牺牲层的多层堆叠；形成凹陷于多层堆叠的源极/漏极区中，以露出半导体层与牺牲层的侧壁；形成内侧间隔物于牺牲层的侧壁上，其中每一内侧间隔物包括第一层埋置于牺牲层中，以及第二层位于第一层上；形成外延的源极/漏极结构于凹陷中，使内侧间隔物的第二层埋置于外延的源极/漏极结构中。在一些实施例中，第二层的介电常数低于第一层的介电常数。方法还包括移除虚置栅极堆叠以形成栅极沟槽；在形成外延的源极/漏极结构之后，自多层堆叠移除牺牲层，以形成半导体层之间的开口；以及形成高介电常数的介电层与金属栅极的堆叠于栅极沟槽与开口中。附图说明图1A与图1B是本专利技术多种实施例中，制作半导体装置的例示性方法的流程图。图2A是本专利技术多种实施例中，半导体装置的三维透视图。图2B是本专利技术多种实施例中，图2A所示的半导体装置的平面上视图。图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15A、图15B、图16A、图16B、图16C、图16D、图16E、图16F、图16G、图16H、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、与图22B是本专利技术多种实施例中，在图1A与图1B所示的方法的中间阶段时，半导体装置沿着图2A及/或图2B所示的剖线A-A'的部分或全部的剖视图。图23A、图23B、与图24是本专利技术多种实施例中，在图1A与图1B所示的方法的中间阶段时，半导体装置沿着图2A及/或图2B所示的剖线B-B'的部分或全部的剖视图。其中，附图标记说明如下：A-A'，B-B'：剖线C，E：部分d，D：长度D1，D2：方向t，t'，T：厚度Lr：圆润化或弧形部分的长度Ls：平直部分的长度ML：多层堆叠100，300：方法102，104，106，108，110，112，302，304，306，308，310，312，314，316，320：步骤200：装置202：基板204，205：鳍状物204a，204b，205a：层状物204c，205c：基底鳍状物206：源极/漏极凹陷208：隔离结构210：虚置栅极堆叠212：顶间隔物214，218：凹陷216，220：介电层222，223：内侧间隔物230：源极/漏极结构232：气隙240：蚀刻停止层242：层间介电层250：栅极沟槽252：开口260：高介电常数的介电层与金属栅极262：高介电常数的介电层264：金属栅极270：源极/漏极接点410，420，430，440：剖面轮廓具体实施方式下述内容提供的不同实施例或实例可实施本专利技术的不同结构。下述特定构件与排列的实施例是用以简化本
技术实现思路
而非局限本专利技术。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。此外，本专利技术的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。本专利技术实施例一般关于半导体装置，更特别关于场效晶体管如三维栅极晶体管(如全绕式栅极场效晶体管或鳍状场效晶体管)及/或其他场效晶体管。一般而言，全绕式栅极场效晶体管包含多个垂直堆叠的片状物(如纳米片)、线状物(如纳米线)、棒状物(如纳米棒)于场效晶体管的通道区中，已得更佳的栅极控制、更低的漏电流、与改善的缩小尺寸以用于多种集成电路应用。虽然制作全绕式栅极场效晶体管的现有技术通常适用于其预期应用，但无法完全符合所有方面的需求。本专利技术包括多个实施例。不同实施例可具有不同优点，且任何实施例不必具有特定优点。图1A与图1B是本专利技术多种实施例中，形成半导体的装置200的方法100与300的流程图。方法100与300仅为举例而非局限本专利技术实施例至权利要求未实际记载处。在方法100与300之前、之中、与之后可提供额外步骤，且方法的额外实施例可置换、省略、或调换一些所述步骤。方法100与300将搭配图2A至图22B说明如下，其为方法100及/或300的中间步骤中，装置200于沿着图2A与图2本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：/n多个半导体层的堆叠，位于一基板上；/n多个高介电常数的介电层与金属栅极结构的堆叠，交错于所述半导体层的堆叠之间；/n一介电内侧间隔物，位于所述高介电常数的介电层与金属栅极结构的每一者的侧壁上，其中该介电内侧间隔物包括一第一层位于所述高介电常数的介电层与金属栅极结构的每一者的侧壁上，以及一第二层位于该第一层上，且其中该第一层与该第二层的组成不同；以及/n一外延的源极/漏极结构，与所述高介电常数的介电层与金属栅极结构的堆叠相邻，其中该介电内侧间隔物的该第二层埋置于该外延的源极/漏极结构中。/n

【技术特征摘要】
20190627 US 62/867,545;20200413 US 16/847,3211.一种半导体结构，包括：
多个半导体层的堆叠，位于一基板上；
多个高介电常数的介电层与金属栅极结构的堆叠，交错于所述半导体层的堆叠之间；
一介电内侧间隔物，位...

【专利技术属性】
技术研发人员：翁翊轩，李威养，杨丰诚，陈燕铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71