半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供衬底；在衬底上形成源掺杂层；在源掺杂层上形成半导体柱；在半导体柱的顶部一侧，形成覆盖半导体柱顶部并包围半导体柱部分侧壁的漏掺杂层；形成包围半导体柱的部分侧壁且露出漏掺杂层的栅极结构；形成栅极结构后，在漏掺杂层的顶部形成漏极插塞，漏极插塞电连接漏掺杂层。本发明专利技术形成覆盖所述半导体柱顶部并包围所述半导体柱部分侧壁的漏掺杂层，使得漏掺杂层的宽度变大，这相应增大了漏掺杂层的顶部表面积，从而增大了形成漏极插塞的工艺窗口，易于使漏极插塞形成在漏掺杂层的顶部，且提高了漏极插塞与漏掺杂层的电连接效果，从而提高了VGAA晶体管的性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。随着沟道长度的减小，栅极结构对沟道的控制能力变弱，从而引起亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(shortchanneleffect，SCE)。为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，GAA)晶体管。在全包围栅极晶体管中，栅极结构环绕沟道区域，与平面晶体管相比，全包围栅极晶体管的栅极结构对沟道的控制能力更强，能够更好地抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(lateralgate-all-around，LGAA)晶体管和垂直全包围栅极(verticalgate-all-around，VGAA)晶体管。其中，VGAA晶体管的沟道在垂直于衬底表面的方向上延伸，这提高了半导体结构的面积利用效率，从而实现更进一步的特征尺寸缩小。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，提高VGAA晶体管的性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成源掺杂层；在所述源掺杂层上形成半导体柱；在所述半导体柱的顶部一侧，形成覆盖所述半导体柱顶部并包围所述半导体柱部分侧壁的漏掺杂层；形成包围所述半导体柱的部分侧壁且露出所述漏掺杂层的栅极结构；形成所述栅极结构后，在所述漏掺杂层的顶部形成漏极插塞，所述漏极插塞电连接所述漏掺杂层。可选的，形成所述漏掺杂层的步骤中，所述漏掺杂层包围的半导体柱高度为2nm至6nm。可选的，形成所述漏掺杂层的步骤中，所述漏掺杂层的厚度为2nm至5nm。可选的，通过选择性外延工艺，形成所述漏掺杂层。可选的，形成所述半导体柱后，形成所述漏掺杂层之前，还包括：在所述半导体柱露出的所述源掺杂层上形成保护层，所述保护层覆盖所述半导体柱的部分侧壁；形成所述漏掺杂层的步骤中，所述漏掺杂层覆盖所述保护层露出的半导体柱。可选的，形成所述保护层的步骤包括：在所述半导体柱露出的所述源掺杂层上形成保护材料层；回刻蚀部分厚度的保护材料层，露出所述半导体柱的部分侧壁，剩余所述保护材料层作为所述保护层。可选的，所述保护层的材料为介电材料；在形成所述漏掺杂层后，形成所述栅极结构之前，还包括：回刻蚀部分厚度的所述保护层，露出所述半导体柱的部分侧壁，剩余所述保护层作为隔离层。可选的，形成所述栅极结构后，所述栅极结构顶部低于所述漏掺杂层底部。可选的，所述栅极结构顶部至所述漏掺杂层底部的距离为3nm至5nm。可选的，形成所述栅极结构的步骤包括：形成保形覆盖所述半导体柱的栅极材料层，所述栅极材料层还延伸至所述半导体柱一侧的部分所述源掺杂层上；在所述源掺杂层上形成层间介质层，所述层间介质层覆盖所述半导体柱的部分侧壁，且所述层间介质层顶部低于所述漏掺杂层底部；去除所述层间介质层露出的的栅极材料层，形成所述栅极结构。可选的，形成所述栅极结构之前，还包括：形成保形覆盖所述半导体柱和漏掺杂层的栅介质层。相应的，本专利技术实施例还提供一种半导体结构，包括：衬底；源掺杂层，位于所述衬底上；半导体柱，位于所述源掺杂层上；漏掺杂层，位于所述半导体柱的顶部一侧，且所述漏掺杂层覆盖所述半导体柱顶部并包围所述半导体柱的部分侧壁；栅极结构，包围所述半导体柱的部分侧壁且露出所述漏掺杂层；漏极插塞，位于所述漏掺杂层的顶部，且电连接所述漏掺杂层。可选的，所述漏掺杂层包围的半导体柱高度为2nm至6nm。可选的，所述漏掺杂层的厚度为2nm至5nm。可选的，所述漏掺杂层包括掺杂有导电离子的外延层。可选的，所述半导体结构还包括：隔离层，位于所述栅极结构和所述源掺杂层之间，所述隔离层覆盖所述半导体柱的部分侧壁。可选的，所述栅极结构顶部低于所述漏掺杂层底部。可选的，所述栅极结构顶部至所述漏掺杂层底部的距离为3nm至5nm。可选的，所述半导体结构还包括：栅介质层，位于所述半导体柱和栅极结构之间，且保形覆盖所述栅极结构露出的漏掺杂层顶部和侧壁。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例在半导体柱的顶部一侧，形成覆盖所述半导体柱顶部并包围所述半导体柱部分侧壁的漏掺杂层，使得漏掺杂层的宽度变大，这相应增大了漏掺杂层的顶部表面积，从而增大了形成漏极插塞的工艺窗口，易于使漏极插塞形成在漏掺杂层的顶部，且提高了漏极插塞与漏掺杂层的电连接效果，进而提高了VGAA晶体管的性能，例如：降低了漏掺杂层和漏极插塞之间的接触电阻。附图说明图1是一种半导体结构的结构示意图；图2至图11是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式目前VGAA晶体管的性能仍有待提高。现结合一种半导体结构分析VGAA晶体管性能仍有待提高的原因。结合参考图1，图1是一种半导体结构的结构示意图。所述半导体结构包括：衬底10；源掺杂层11，位于所述衬底10上；半导体柱12，位于所述源掺杂层11上；漏掺杂层14，位于所述半导体柱13的顶部；隔离层13，位于所述半导体柱12露出的所述源掺杂层11上，且所述隔离层13覆盖所述半导体柱12的部分侧壁；栅极结构15，包围所述隔离层13露出的半导体柱12的部分侧壁，且所述栅极结构15露出所述漏掺杂层14；漏极插塞18，位于所述漏掺杂层14上且与漏掺杂层14电连接。所述漏掺杂层14位于所述半导体柱12的顶部，但随着器件特征尺寸的不断减小，所述半导体柱12的宽度越来越小，从而导致所述漏掺杂层14的宽度越小越小。相应的，在形成漏极插塞18的过程中，会增加套刻(overlay)精度的控制难度，从而增大形成漏极插塞18的工艺难度、降低漏极插塞18与漏掺杂层14的电连接效果，且还会对晶体管的性能造成不良影响，例如：导致漏掺杂层14和漏极插塞18之间的接触电阻变大。为了解决所述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成源掺杂层；在所述源掺杂层上形成半导体柱；在所述半导体柱的顶部一侧，形成覆盖所述半导体柱顶部并包围所述半导体柱部分侧壁的漏掺杂层；形成包围所述半导体柱的部分侧壁且露出所述漏掺杂层的栅极结构；形成所述栅极结构后，在所述漏掺杂层的顶部形成漏极插塞，所述漏极插塞电连接所述漏掺杂层。本专利技术实施例在半导体柱的顶部一侧，形成覆盖所述半导体柱顶部并包围所述半导体柱部分侧壁的漏掺杂层，与仅形成于半导体柱顶部的漏掺杂层相比，本专利技术实施例使得漏掺杂层的宽度变大，这相应增大了漏掺杂层的顶部表面积，从而增大了形成漏极插塞的工艺窗口，易本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供衬底；/n在所述衬底上形成源掺杂层；/n在所述源掺杂层上形成半导体柱；/n在所述半导体柱的顶部一侧，形成覆盖所述半导体柱顶部并包围所述半导体柱部分侧壁的漏掺杂层；/n形成包围所述半导体柱的部分侧壁且露出所述漏掺杂层的栅极结构；/n形成所述栅极结构后，在所述漏掺杂层的顶部形成漏极插塞，所述漏极插塞电连接所述漏掺杂层。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成源掺杂层；
在所述源掺杂层上形成半导体柱；
在所述半导体柱的顶部一侧，形成覆盖所述半导体柱顶部并包围所述半导体柱部分侧壁的漏掺杂层；
形成包围所述半导体柱的部分侧壁且露出所述漏掺杂层的栅极结构；
形成所述栅极结构后，在所述漏掺杂层的顶部形成漏极插塞，所述漏极插塞电连接所述漏掺杂层。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述漏掺杂层的步骤中，所述漏掺杂层包围的半导体柱高度为2nm至6nm。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述漏掺杂层的步骤中，所述漏掺杂层的厚度为2nm至5nm。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，通过选择性外延工艺，形成所述漏掺杂层。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述半导体柱后，形成所述漏掺杂层之前，还包括：在所述半导体柱露出的所述源掺杂层上形成保护层，所述保护层覆盖所述半导体柱的部分侧壁；
形成所述漏掺杂层的步骤中，所述漏掺杂层覆盖所述保护层露出的半导体柱。


6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：
在所述半导体柱露出的所述源掺杂层上形成保护材料层；
回刻蚀部分厚度的保护材料层，露出所述半导体柱的部分侧壁，剩余所述保护材料层作为所述保护层。


7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述保护层的材料为介电材料；
在形成所述漏掺杂层后，形成所述栅极结构之前，还包括：回刻蚀部分厚度的所述保护层，露出所述半导体柱的部分侧壁，剩余所述保护层作为隔离层。


8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构后，所述栅极结构顶部低于所述漏掺杂层底部。


9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述栅极结构顶部至所述漏掺杂层底部的距离为3nm至5nm。
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【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31