一种并行测试系统及其测试方法技术方案

本发明专利技术提供一种用于晶圆级参数测试的高精度、高测试速度的并行测试系统及其测试方法,具体提供一种并行测试系统，包括主控制器、存储模块、公共总线和至少一个测量模块，主控制器、存储模块和测量模块都连接到公共总线；所述并行测试系统还设有调度模块，调度模块集成在主控制器中或者采用独立的控制装置连接到公共总线；本发明专利技术利用调度模块确定测试计划的执行方案，主控制器再根据执行方案来控制多个测量模块进行并行测试，每个测量模块中的控制器都独立与主控制器进行交互，使每个测量模块中的测试单元都能不间断地进行测试，实现了高效且稳定的晶圆测试。

【技术实现步骤摘要】
一种并行测试系统及其测试方法
本专利技术是关于集成电路产业领域，特别涉及一种并行测试系统及其测试方法。
技术介绍
在集成电路产业链中，集成电路测试是贯穿集成电路生产与应用全过程的重要步骤。晶圆测试是半导体器件后道封装测试的第一步，目的是将晶圆中的不良芯片挑选出来。对晶圆级的集成电路测试，由于外部测试仪器的测试接口无法直接实现对测试对象(晶圆或芯片)的测试，通常是通过计算机控制外部测试仪器，测试仪器通过探针卡作为桥梁连接到测试对象上，探针卡上的探针与测试对象中的焊盘接触构成测试信号通路，再配合测试仪器达到测试目的。在传统的顺序参数测试测试方法中，晶圆上的每一个待测器件(DUT)的测试都必须一个一个进行，必须在一个测试完成后，下一个测试才能开始。总的测试时间约等于所有待测器件的测试时间之和加上每个测试任务和下个测试任务之间的任务切换时间，因此随着器件尺寸的减小，器件的集成度越来越高，器件的故障随机性增加，顺序参数测试无法满足对于晶圆测试速度的需求。许多制造商开始探索利用并行参数测试提高测试速度的可能性。并行参数测试是一种在晶圆上同时测量多个测试结构以提高晶圆级参数测试速度的测试方法。目前有些制造商通过用一个时钟信号控制多个SMU的工作，实现并行参数测试，但该方法存在缺陷：1)时钟信号传递给多个SMU时会存在延迟；2)多个SMU必须同时开始进行测试，就算有某个SMU比其它SMU提前完成测试，也必须等到其它SMU完成测试后才能开始下一个测试；3)该系统只包含一个CPU，相比于多CPU的系统精度较低。专利
技术实现思路
本专利技术的主要目的在于克服现有技术中的不足，提供一种用于晶圆级参数测试的高精度、高测试速度的并行测试系统及其测试方法。为解决上述技术问题，本专利技术的解决方案是：提供一种并行测试系统，包括主控制器、存储模块、公共总线和至少一个测量模块，主控制器、存储模块和测量模块都连接到公共总线；所述并行测试系统还设有调度模块，调度模块集成在主控制器中或者采用独立的控制装置连接到公共总线；所述主控制器能创建测试算法(Algo)、测试任务，能利用测试算法和测试任务编译生成测试计划(testplan)，并进行测试相关参数配置；主控制器能根据调度模块确定的执行方案，生成用于控制测量模块执行测试计划的触发信号和控制信号，并向测量模块发送相应的触发信号或控制信号；所述公共总线包括数据总线(databus)、触发信号总线(triggerbus)和控制信号总线(controlbus)，数据总线用于传输数据信息，触发信号总线用于传输触发信号，控制信号总线用于传输控制信号；所述存储模块用于存储测试算法、测试任务、测试计划，以及测量模块返回的测试结果；所述调度模块用于确定执行方案，即执行每条测试计划的测量模块和时刻；所述测量模块包括控制器、存储器(RAM)和测试单元；控制器能提取存储模块中对应的测试计划，根据收到的触发信号或控制信号控制测试单元执行测试计划，并将测试结果反馈给主控制器；所述存储器能存储从存储模块中提取的测试计划。作为进一步的改进，所述调度模块确定的执行方案，使执行完所有测试计划的时间最短，且每个时刻的测试行都是可测测试行；所述测试行：某个时刻并行在测的所有测试计划为一个测试行；所述可测测试行：不存在共享焊盘(pad)或者并行测试会相互干扰测试结果的测试计划的测试行。作为进一步的改进，所述调度模块具体通过下述方式确定执行每条测试计划的测量模块和时刻：调度模块先将所有测试计划分为E个触发信号测试组和F个控制信号测试组，再确定测试组中每条测试计划具体执行的测量模块和时刻；对于一个触发信号测试组中的测试计划，执行的测量模块共享触发信号执行测试计划，实现同步并行；且不同触发信号测试组之间独立执行测试计划；对于控制信号测试组中的测试计划，每个执行的测量模块根据各自收到的控制信号执行测试计划，实现异步并行；其中，E为自然数，F为0或1，且E、F不同时为0。作为进一步的改进，所述调度模块将所有测试计划分为若干测试组，具体方法如下：若采用相同的测试算法且测试耗时相差在时间阈值内的测试计划的条数超过数量阈值，则将这些测试计划作为一个触发信号测试组(比如，预设时间阈值为1秒，数量阈值为50，则当采用相同Algo且测试耗时相差在1s内的测试计划条数大于50，则将这些测试计划作为一个触发信号测试组)，剩余无法划成触发信号测试组的测试计划作为控制信号测试组，实现将所有测试计划分为E个触发信号测试组和F个控制信号测试组。作为进一步的改进，所述可测测试行，调度模块通过下述步骤获得：步骤A：设有M条测试计划待执行，最多存在N个测试通道执行测试，一个测试通道使用至少一个测量模块，则存在个不同的测试行；其中，是组合符号，从M条测试计划中，取i条测试计划组成一个子集，不考虑子集中测试计划的顺序，子集的个数用表示；步骤B：依次取每个测试行，判断该测试行中是否存在共享焊盘(Pad)的测试计划：若存在，则删除该测试行；若不存在，则保留该测试行；直至完成对个测试行的判断；步骤C：对步骤B判断后保留的测试行，依次取每个测试行进行判断，该测试行中是否存在并行测试会相互干扰测试结果的测试计划：若存在，则删除该测试行；若不存在，则保留该测试行；完成对所有步骤B保留的测试行判断后，最终保留下来的测试行都是可测测试行。作为进一步的改进，所述存储模块中设置有任务单元、存储单元、分配结果单元和测试结果单元；所述任务单元用于存储测试算法和测试任务；所述存储单元用于存储测试计划，存储单元中的每个元素都有自己的地址，即每条测试计划都有自己的地址；所述分配结果单元用于存储每条测试计划的分配结果，即每个测量模块要执行的测试计划在存储单元中的地址；所述测试结果单元用于存储测量模块反馈的测试结果。作为进一步的改进，所述测量模块中的控制器提取存储模块中对应的测试计划，具体是指：控制器能从存储模块的分配结果单元中获取对应测试计划的地址，并根据该地址从存储单元中提取相应的测试计划。作为进一步的改进，所述主控制器连接有输入输出设备，能通过输入输出设备向主控制器输入外部生成的测试任务和测试算法，或者通过输入输出设备直接向主控制器输入外部编译好的测试计划；主控制器能利用输入输出设备输出测试结果。作为进一步的改进，所述并行测试系统采用通用接口总线(GPIB)连接，即公共总线采用GPIB总线实现，每个连接到公共总线的装置安装有GPIB接口。提供基于所述并行测试系统的测试方法，具体包括下述步骤：步骤(1)：主控制器收到测试计划或者编译生成测试计划，并将所有测试计划存入存储模块；步骤(2)：调度模块提取测试计划，将所有测试计划分为E个触发信号测试组和F个控制信号测试组，并确定执行方案，即确定执行每条测试计划的测量模块和时刻，使执行完所有测试计划的时间最短且每个时刻的测试行都是可测测试行；其中，E为自然数，F为0或1，且E、F不同时为0；步骤(3)：每个测量模块从存储模块中提取对应本文档来自技高网...

【技术保护点】
1.一种并行测试系统，包括主控制器、存储模块、公共总线和至少一个测量模块，主控制器、存储模块和测量模块都连接到公共总线；其特征在于，所述并行测试系统还设有调度模块，调度模块集成在主控制器中或者采用独立的控制装置连接到公共总线；/n所述主控制器能创建测试算法、测试任务，能利用测试算法和测试任务编译生成测试计划，并进行测试相关参数配置；主控制器能根据调度模块确定的执行方案，生成用于控制测量模块执行测试计划的触发信号和控制信号，并向测量模块发送相应的触发信号或控制信号；/n所述公共总线包括数据总线、触发信号总线和控制信号总线，数据总线用于传输数据信息，触发信号总线用于传输触发信号，控制信号总线用于传输控制信号；/n所述存储模块用于存储测试算法、测试任务、测试计划，以及测量模块返回的测试结果；/n所述调度模块用于确定执行方案，即执行每条测试计划的测量模块和时刻；/n所述测量模块包括控制器、存储器和测试单元；控制器能提取存储模块中对应的测试计划，根据收到的触发信号或控制信号控制测试单元执行测试计划，并将测试结果反馈给主控制器；所述存储器能存储从存储模块中提取的测试计划。/n

【技术特征摘要】
1.一种并行测试系统，包括主控制器、存储模块、公共总线和至少一个测量模块，主控制器、存储模块和测量模块都连接到公共总线；其特征在于，所述并行测试系统还设有调度模块，调度模块集成在主控制器中或者采用独立的控制装置连接到公共总线；
所述主控制器能创建测试算法、测试任务，能利用测试算法和测试任务编译生成测试计划，并进行测试相关参数配置；主控制器能根据调度模块确定的执行方案，生成用于控制测量模块执行测试计划的触发信号和控制信号，并向测量模块发送相应的触发信号或控制信号；
所述公共总线包括数据总线、触发信号总线和控制信号总线，数据总线用于传输数据信息，触发信号总线用于传输触发信号，控制信号总线用于传输控制信号；
所述存储模块用于存储测试算法、测试任务、测试计划，以及测量模块返回的测试结果；
所述调度模块用于确定执行方案，即执行每条测试计划的测量模块和时刻；
所述测量模块包括控制器、存储器和测试单元；控制器能提取存储模块中对应的测试计划，根据收到的触发信号或控制信号控制测试单元执行测试计划，并将测试结果反馈给主控制器；所述存储器能存储从存储模块中提取的测试计划。


2.根据权利要求1所述的一种并行测试系统，其特征在于，所述调度模块确定的执行方案，使执行完所有测试计划的时间最短，且每个时刻的测试行都是可测测试行；
所述测试行：某个时刻并行在测的所有测试计划为一个测试行；
所述可测测试行：不存在共享焊盘或者并行测试会相互干扰测试结果的测试计划的测试行。


3.根据权利要求2所述的一种并行测试系统，其特征在于，所述调度模块具体通过下述方式确定执行每条测试计划的测量模块和时刻：
调度模块先将所有测试计划分为E个触发信号测试组和F个控制信号测试组，再确定测试组中每条测试计划具体执行的测量模块和时刻；对于一个触发信号测试组中的测试计划，执行的测量模块共享触发信号执行测试计划，实现同步并行；且不同触发信号测试组之间独立执行测试计划；对于控制信号测试组中的测试计划，每个执行的测量模块根据各自收到的控制信号执行测试计划，实现异步并行；
其中，E为自然数，F为0或1，且E、F不同时为0。


4.根据权利要求3所述的一种并行测试系统，其特征在于，所述调度模块将所有测试计划分为若干测试组，具体方法如下：
若采用相同的测试算法且测试耗时相差在时间阈值内的测试计划的条数超过数量阈值，则将这些测试计划作为一个触发信号测试组，剩余无法划成触发信号测试组的测试计划作为控制信号测试组，实现将所有测试计划分为E个触发信号测试组和F个控制信号测试组。


5.根据权利要求2所述的一种并行测试系统，其特征在于，所述可测测试行，调度模块通过下述步骤获得：
步骤A：设有M条测试计划待执行，最多存在N个测试通道执行测试，一个测试通道使用至少一个测量模块，则存在个不同的测试行；
其中，是组合符号，从M条测试计划中，取i条测试计划组成一个子集，不考虑子集中测...

【专利技术属性】
技术研发人员：成家柏，陆梅君，杨慎知，
申请(专利权)人：杭州广立微电子有限公司，
类型：发明
国别省市：浙江;33