集成电路器件及其形成方法技术

一种集成电路器件包括第一电源轨、在第一方向上延伸的第一有源区以及接触第一有源区并且在垂直于第一方向的第二方向上延伸的多个栅极。第一晶体管包括第一有源区和栅极中的第一栅极。第一晶体管具有第一阈值电压(VT)。第二晶体管包括第一有源区和栅极中的第二栅极。第二晶体管具有不同于第一VT的第二VT。打结晶体管位于第一晶体管和第二晶体管之间，并且包括第一有源区和栅极中的第三栅极，其中第三栅极连接至第一电源轨。本发明专利技术的实施例还涉及形成集成电路器件的方法。

【技术实现步骤摘要】
集成电路器件及其形成方法
本专利技术的实施例涉及集成电路器件及其形成方法。
技术介绍
诸如鳍基金属氧化物半导体场效应晶体管(FinFET)的垂直半导体器件是半导体衬底的表面上的三维结构。鳍从衬底的主体向上延伸，并且可以通过在衬底上沉积鳍材料，蚀刻衬底的非鳍区或其组合来形成。FET的沟道形成在该垂直鳍中，并且在鳍上方(例如，包裹)提供栅极。将栅极包裹在鳍周围增加了沟道区域和栅极之间的接触面积，并且允许栅极从两侧控制沟道。随着集成电路器件变小，器件之间的间距或“节距”可能会导致相邻器件之间的电磁干扰。可以将诸如FinFET的相邻器件电隔离，其中可以将相邻的晶体管用作隔离器件。这样的隔离器件可以称为“打结”器件，其中，打结器件的有源区设置为断开状态。可以偏置隔离器件的栅极(“打结栅极”)以将隔离器件置于断开状态并为相邻的有源器件提供隔离。
技术实现思路
本专利技术的实施例提供了一种集成电路器件，包括：第一电源轨；第一有源区，在第一方向上延伸；多个栅极，接触所述第一有源区并且在垂直于所述第一方向的第二方向上延伸；第一晶体管，包括所述第一有源区和所述栅极中的第一栅极，所述第一晶体管具有第一阈值电压(VT)；第二晶体管，包括所述第一有源区和所述栅极中的第二栅极，所述第二晶体管具有不同于所述第一阈值电压的第二阈值电压；以及打结晶体管，位于所述第一晶体管和所述第二晶体管之间，所述打结晶体管包括所述第一有源区和所述栅极中的第三栅极，其中，所述第三栅极连接至所述第一电源轨。本专利技术的另一实施例提供了一种集成电路器件，包括：第一电源轨；第二电源轨；第一鳍，在第一方向上延伸；第一P型金属氧化物半导体晶体管，包括所述第一鳍和第一栅极，所述第一P型金属氧化物半导体晶体管具有第一阈值电压(VT)，所述第一栅极在垂直于所述第一方向的第二方向上延伸；第二P型金属氧化物半导体晶体管，包括所述第一鳍和在所述第二方向上延伸的第二栅极，所述第二P型金属氧化物半导体晶体管具有不同于所述第一阈值电压的第二阈值电压，并且其中，所述第二栅极连接至所述第一电源轨；第二鳍，在所述第一方向上延伸；第一N型金属氧化物半导体晶体管，包括所述第二鳍和所述第一栅极，所述第一N型金属氧化物半导体晶体管具有所述第一阈值电压；第二N型金属氧化物半导体晶体管，包括所述第二鳍和所述第二栅极，所述第二N型金属氧化物半导体晶体管具有所述第二阈值电压，并且其中，所述第二栅极连接至所述第二电源轨。本专利技术的又一实施例提供了一种形成集成电路器件的方法，包括：在衬底上形成第一有源区，其中，所述第一有源区包括第一阈值电压(VT)区域和第二阈值电压区域；形成第一栅极，所述第一栅极接触所述第一有源区的所述第一阈值电压区域以形成具有第一阈值电压的第一晶体管；形成第二栅极，所述第二栅极接触所述第一有源区的所述第二阈值电压区域，以形成具有不同于所述第一阈值电压的第二阈值电压的第二晶体管；形成第三栅极，所述第三栅极接触位于所述第一栅极和所述第二栅极之间的所述第一有源区，以形成位于所述第一晶体管和所述第二晶体管之间的打结晶体管；以及将所述第三栅极连接至电源轨，以将所述打结晶体管保持在断开状态。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是示出根据一些实施例的半导体器件的示例的框图。图2是示出根据一些实施例的图1所示的半导体器件的示例金属层的框图。图3是示出根据一些实施例的示例FinFET器件的框图。图4是示出根据一些实施例的示例半导体器件的框图。图5是示出根据一些实施例的另一示例半导体器件的框图。图6是示出根据一些实施例的另一示例半导体器件的框图。图7是示出根据一些实施例的又一示例半导体器件的框图。图8是示出根据一些实施例的另一示例半导体器件的框图。图9是示出根据一些实施例的另一示例半导体器件的框图。图10是示出根据一些实施例的另一示例半导体器件的框图。图11是示出根据一些实施例的方法的示例的流程图。图12是示出根据一些实施例的电子设计自动化(EDA)系统的示例的各方面的框图。图13是示出根据一些实施例的IC制造系统和制造流程的示例的各方面的框图。具体实施方式以下公开提供了许多用于实现所提供主题的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间距关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间距关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间距关系描述符可以同样地作相应地解释。多阈值电压IC器件有时用于优化各种电路和器件中的延迟或功率。多阈值电压IC器件可以包括几个不同的器件，每个器件具有不同的阈值电压(即工作电压)。例如，多阈值电压IC器件可以包括低阈值电压(LVT)器件、标准阈值电压(SVT)器件和高阈值电压(HVT)器件中的两种或更多种。包括相邻的多阈值IC器件(诸如多阈值FinFET)的相邻器件可以使用一个或多个隔离器件进行电隔离。这样的隔离器件可以称为“打结”器件。在一些示例中，晶体管配置为隔离器件，其中，打结器件的有源区设置为断开状态。隔离器件的栅极(“打结栅极”)可以被偏置以将隔离器件置于断开状态并且为相邻的有源器件提供隔离。例如，打结器件可以位于器件之间的阈值电压(VT)边界处。根据一些公开的实施例，用于打结晶体管的多晶硅栅极位于混合VT结构的VT边界处。可以通过将多晶硅栅极连接至电源轨的导电通孔来打结晶体管，从而将器件保持在断开状态。将多晶硅栅极定位在VT边界处，并且通过通孔将多晶硅栅极直接连接至电源轨可以节省器件面积。图1是示出根据一些实施例的示例半导体结构10的横截面的框图。在图1中在X轴和Z轴方向上示出了结构10，而Y轴方向与图1所示的横截面的平面正交。结构10包括基底层12和互连层14。通常，基底层12包括半导体衬底，该半导体衬底又包括多晶硅区域(在整个本专利技术中也称为“多晶硅”)、扩散区域、半导体阱(例如N阱、P阱、深N阱、深P阱)等，其中形成半导体器件(例如，晶体管、二极管等)。互连层14包括N个(例如，整数个)导电本文档来自技高网...

【技术保护点】
1.一种集成电路器件，包括：/n第一电源轨；/n第一有源区，在第一方向上延伸；/n多个栅极，接触所述第一有源区并且在垂直于所述第一方向的第二方向上延伸；/n第一晶体管，包括所述第一有源区和所述栅极中的第一栅极，所述第一晶体管具有第一阈值电压(VT)；/n第二晶体管，包括所述第一有源区和所述栅极中的第二栅极，所述第二晶体管具有不同于所述第一阈值电压的第二阈值电压；以及/n打结晶体管，位于所述第一晶体管和所述第二晶体管之间，所述打结晶体管包括所述第一有源区和所述栅极中的第三栅极，其中，所述第三栅极连接至所述第一电源轨。/n

【技术特征摘要】
20190619 US 62/863,387;20200520 US 16/879,1661.一种集成电路器件，包括：
第一电源轨；
第一有源区，在第一方向上延伸；
多个栅极，接触所述第一有源区并且在垂直于所述第一方向的第二方向上延伸；
第一晶体管，包括所述第一有源区和所述栅极中的第一栅极，所述第一晶体管具有第一阈值电压(VT)；
第二晶体管，包括所述第一有源区和所述栅极中的第二栅极，所述第二晶体管具有不同于所述第一阈值电压的第二阈值电压；以及
打结晶体管，位于所述第一晶体管和所述第二晶体管之间，所述打结晶体管包括所述第一有源区和所述栅极中的第三栅极，其中，所述第三栅极连接至所述第一电源轨。


2.根据权利要求1所述的集成电路器件，其中，所述第三栅极通过第一导电通孔连接至所述第一电源轨。


3.根据权利要求1所述的集成电路器件，其中，所述第一有源区包括鳍。


4.根据权利要求1所述的集成电路器件，其中，所述打结晶体管是P型金属氧化物半导体(PMOS)晶体管，并且其中，所述第一电源轨是VDD电源轨。


5.根据权利要求1所述的集成电路器件，其中，所述打结晶体管是N型金属氧化物半导体(NMOS)晶体管，并且其中，所述第一电源轨是VSS电源轨。


6.根据权利要求4所述的集成电路器件，其中，所述第一晶体管和所述第二晶体管是P型金属氧化物半导体晶体管。


7.根据权利要求5所述的集成电路器件，其中，所述第一晶体管和所述第二晶体管是N型金属氧化物半导体晶体管。


8.根据权利要求6所述的集成电路器件，其中，所述多个栅极是多晶硅栅极，所述集成电路器件还包括：
VSS电源轨；
第二有源区，在所述第一方向上延伸，其中，多个多晶硅栅极接触所述第二有源区；
第一N型金属氧化物半导体晶体管，包括所述第二有源区和第一多晶硅栅极，所述第一N型金属氧化物半导体晶体管具有所述第一阈值电压；
第二N型金属氧化物半导体...

【专利技术属性】
技术研发人员：简绍伦，江庭玮，庄惠中，苏品岱，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71