半导体存储器设备和存储器系统技术方案

提供一种半导体存储器设备和存储器系统。该半导体存储器设备包括存储器单元阵列、纠错码(ECC)引擎电路、错误信息寄存器和控制逻辑电路。存储器单元阵列包括存储器单元行。控制逻辑电路控制ECC引擎电路以基于在擦洗操作中对第一存储器单元行中的第一子页面执行第一ECC解码并且基于在对第二存储器单元行的正常读取操作中对第二存储器单元行中的第二子页面执行第二ECC解码来生成错误生成信号。控制逻辑电路将错误信息记录在错误信息寄存器中，并基于错误信息控制ECC引擎电路跳过对第一存储器单元行和第二存储器单元行的所选择的存储器单元行的ECC编码和ECC解码。

【技术实现步骤摘要】
半导体存储器设备和存储器系统相关申请的交叉引用本申请要求2019年6月19日向韩国知识产权局提交的第10-2019-0072725号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
本公开涉及存储器，并且更特别地，涉及半导体存储器设备和存储器系统。
技术介绍
半导体存储器设备可分为非易失性存储器设备(诸如闪存设备)和易失性存储器设备(诸如DRAM)。DRAM的高速操作和成本效率使DRAM有可能用于系统存储器。由于DRAM的制造设计规则的持续缩减，DRAM中的存储器单元的位错误可能快速增加，并且DRAM的成品率可能降低。
技术实现思路
根据一些示例实施例，半导体存储器设备可以包括存储器单元阵列和纠错码(errorcorrectioncode，ECC)引擎电路、错误信息寄存器、和被配置为控制ECC引擎电路的控制逻辑电路。存储器单元阵列可以包括多个存储器单元行。所述多个存储器单元行中的每个可以包括多个动态存储器单元。控制逻辑电路可以被配置为控制ECC引擎电路以使ECC引擎电路基于在对所述多个存储器单元行中的至少一个第一存储器单元行的擦洗(scrubbing)操作中对所述至少一个第一存储器单元行中的第一子页面执行第一ECC解码、并且基于在对所述多个存储器单元行中的至少一个第二存储器单元行的正常读取操作中对所述至少一个第二存储器单元行中的第二子页面执行第二ECC解码来生成错误生成信号。控制逻辑电路还可以被配置为在错误信息寄存器中记录错误信息、并且基于参考错误信息来控制ECC引擎电路以使ECC引擎电路跳过对所述至少一个第一存储器单元行和所述至少一个第二存储器单元行中的至少一个所选择的存储器单元行的ECC编码操作和ECC解码操作。该错误信息至少可以指示第一存储器单元行和第二存储器单元行中的错误发生量。根据一些示例实施例，半导体存储器设备可以包括包含多个存储器单元行的存储器单元阵列，所述多个存储器单元行中的每个包括多个动态存储器单元。半导体存储器设备还可以包括纠错码(ECC)引擎电路、被配置为生成所述多个存储器单元行中要被刷新的一个或多个存储器单元行的刷新行地址的刷新控制电路、被配置为对刷新行地址进行计数并生成指定所述多个存储器单元行中的至少一个第一存储器单元行的擦洗地址的擦洗控制电路、错误信息寄存器、和被配置为控制ECC引擎电路和刷新控制电路的控制逻辑电路。控制逻辑电路可以被配置为控制ECC引擎电路以使ECC引擎电路基于在对所述多个存储器单元行中的至少一个第一存储器单元行的擦洗操作中对所述至少一个第一存储器单元行中的第一子页面执行第一ECC解码、并且基于在对所述多个存储器单元行中的至少一个第二存储器单元行的正常读取操作中对所述至少一个第二存储器单元行中的第二子页面执行第二ECC解码来生成错误生成信号。控制逻辑电路还可以被配置为将错误信息记录在错误信息寄存器中，并且被配置为基于参考错误信息来控制ECC引擎电路以使ECC引擎电路跳过对所述至少一个第一存储器单元行和所述至少一个第二存储器单元行中的至少一个所选择的存储器单元行的ECC编码操作和ECC解码操作。该错误信息至少可以指示第一存储器单元行和第二存储器单元行中的错误发生量。根据一些示例实施例，存储器系统可以包括半导体存储器设备和被配置为控制半导体存储器设备的存储器控制器。该半导体存储器设备可以包括存储器单元阵列(该存储器单元阵列包括多个存储器单元行，多个存储器单元行中的每个包括多个动态存储器单元)、以及纠错码(ECC)引擎电路、错误信息寄存器、和被配置为控制ECC引擎电路的控制逻辑电路。控制逻辑电路可以被配置为控制ECC引擎电路以使ECC引擎电路基于在对所述多个存储器单元行中的至少一个第一存储器单元行的擦洗操作中对所述至少一个第一存储器单元行中的第一子页面执行第一ECC解码、并且基于在对所述多个存储器单元行中的至少一个第二存储器单元行的正常读取操作中对所述至少一个第二存储器单元行中的第二子页面执行第二ECC解码来生成错误生成信号。控制逻辑电路还可以被配置为将错误信息记录在错误信息寄存器中，并且被配置为基于参考错误信息来控制ECC引擎电路以使ECC引擎电路跳过对所述至少一个第一存储器单元行和所述至少一个第二存储器单元行中的至少一个所选择的存储器单元行的ECC编码操作和ECC解码操作。错误信息至少可以指示第一存储器单元行和第二存储器单元行中的错误发生量。控制逻辑电路可以被配置为将与所述至少一个所选择的存储器单元行相关联的错误信息作为错误信息信号传输到存储器控制器。因此，根据一些示例实施例的半导体存储器设备可以包括ECC引擎电路，可以基于在对存储器单元行的擦洗操作和正常读取操作期间获得的信息来获得与一些存储器单元行和一些子页面的永久故障(permanentfault)相关联的错误信息，并且将与永久故障相关联的错误信息传输到存储器控制器。因此，存储器控制器可以减少或防止不可纠正的错误，从而改善包括包含存储器控制器和半导体设备的存储器系统的计算设备(例如，计算机)的功能。附图说明下面将参考附图更详细地描述示例实施例。图1是示出根据一些示例实施例的存储器系统的框图。图2是示出根据一些示例实施例的、图1中的半导体存储器设备的框图。图3示出了图2的半导体存储器设备中的第一存储体阵列的示例。图4是示出根据一些示例实施例的、图2的半导体存储器设备中的刷新控制电路的框图。图5是示出根据一些示例实施例的、图4所示的刷新时钟生成器的示例的电路图。图6是示出根据一些示例实施例的、图4中的刷新时钟生成器的另一示例的电路图。图7是示出半导体存储器设备的存储器单元之间的干扰的电路图。图8是示出根据一些示例实施例的、图2的半导体存储器设备中的牺牲地址检测器的示例的框图。图9是示出图8的牺牲地址检测器中的干扰检测器的框图。图10是示出根据一些示例实施例的、图2的半导体存储器设备中的擦洗控制电路的示例的框图。图11是示出根据一些示例实施例的、图10的擦洗控制电路中的擦洗地址生成器的框图。图12示出了根据一些示例实施例的、图10的擦洗控制电路中的弱码字地址生成器。图13示出了处于写入操作的图2的半导体存储器设备的部分。图14示出了处于读取操作或刷新操作的图2的半导体存储器设备。图15示出了根据一些示例实施例的、图2的半导体存储器设备中的错误信息寄存器。图16是示出根据一些示例实施例的、图2的半导体存储器设备中的ECC引擎的示例的框图。图17示出了根据一些示例实施例的、图16的ECC引擎中的ECC解码器的示例。图18和图19分别示出了图14中第一存储体阵列的错误分布。图20是示出根据一些示例实施例的操作半导体存储器设备的方法的流程图。图21是示出根据一些示例实施例的半导体存储器设备的框图。图22是根据一些示例实施例的、采用图21的半导体存储器设备的3D芯片结构的截面图。图23是示出本文档来自技高网...

【技术保护点】
1.一种半导体存储器设备，包括：/n存储器单元阵列，包括多个存储器单元行，所述多个存储器单元行中的每个存储器单元行包括多个动态存储器单元；/n纠错码ECC引擎电路；/n错误信息寄存器；和/n控制逻辑电路，被配置为控制所述ECC引擎电路，/n其中，所述控制逻辑电路被配置为控制所述ECC引擎电路以使所述ECC引擎电路基于在对所述多个存储器单元行中的至少一个第一存储器单元行的擦洗操作中对所述至少一个第一存储器单元行中的第一子页面执行第一ECC解码、并且基于在对所述多个存储器单元行中的至少一个第二存储器单元行的正常读取操作中对所述至少一个第二存储器单元行中的第二子页面执行第二ECC解码来生成错误生成信号，/n其中，所述控制逻辑电路还被配置为将错误信息记录在所述错误信息寄存器中，并且被配置为基于参考所述错误信息来控制所述ECC引擎电路以使所述ECC引擎电路跳过对所述至少一个第一存储器单元行和所述至少一个第二存储器单元行中的至少一个所选择的存储器单元行的ECC编码操作和ECC解码操作，并且/n其中，所述错误信息至少指示所述第一存储器单元行和所述第二存储器单元行中的错误发生量。/n

【技术特征摘要】
20190619 KR 10-2019-00727251.一种半导体存储器设备，包括：
存储器单元阵列，包括多个存储器单元行，所述多个存储器单元行中的每个存储器单元行包括多个动态存储器单元；
纠错码ECC引擎电路；
错误信息寄存器；和
控制逻辑电路，被配置为控制所述ECC引擎电路，
其中，所述控制逻辑电路被配置为控制所述ECC引擎电路以使所述ECC引擎电路基于在对所述多个存储器单元行中的至少一个第一存储器单元行的擦洗操作中对所述至少一个第一存储器单元行中的第一子页面执行第一ECC解码、并且基于在对所述多个存储器单元行中的至少一个第二存储器单元行的正常读取操作中对所述至少一个第二存储器单元行中的第二子页面执行第二ECC解码来生成错误生成信号，
其中，所述控制逻辑电路还被配置为将错误信息记录在所述错误信息寄存器中，并且被配置为基于参考所述错误信息来控制所述ECC引擎电路以使所述ECC引擎电路跳过对所述至少一个第一存储器单元行和所述至少一个第二存储器单元行中的至少一个所选择的存储器单元行的ECC编码操作和ECC解码操作，并且
其中，所述错误信息至少指示所述第一存储器单元行和所述第二存储器单元行中的错误发生量。


2.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路被配置为控制所述ECC引擎电路以使所述ECC引擎电路：
基于从所述第一子页面中的每个第一子页面读取与第一码字相对应的数据并且基于纠正所述第一码字中的至少一个错误位以生成被纠正的第一码字，来执行第一ECC解码操作，
基于将所述被纠正的第一码字写回所述存储器单元阵列的存储所述第一子页面中的每个第一子页面的存储器位置中来执行所述擦洗操作，以及
基于从所述第二子页面中的每个第二子页面读取与第二码字相对应的数据、基于纠正所述第二码字中的至少一个错误位以生成被纠正的第二码字、并且基于输出所述被纠正的第二码字，来执行第二ECC解码操作。


3.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路被配置为与所述ECC引擎电路对所述多个存储器单元行执行所述擦洗操作多次同时地，响应于确定所述第一存储器单元行的所述第一子页面中的一个第一子页面的错误发生量等于或大于N，将所述第一子页面中的所述一个第一子页面的地址记录在所述错误信息寄存器中，并且将所述第一子页面中的所述一个第一子页面的所述地址记录为具有永久故障，其中，N是大于1的自然数。


4.根据权利要求3所述的半导体存储器设备，其中，所述控制逻辑电路被配置为控制所述ECC引擎电路以使所述ECC引擎电路紧接在所述控制逻辑电路在所述错误信息寄存器中将所述第一子页面中的所述一个第一子页面记录为具有所述永久故障之后，跳过对所述第一子页面中的所述一个第一子页面的所述ECC解码操作和所述ECC编码操作。


5.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路被配置为与所述ECC引擎电路对所述第一存储器单元行执行所述擦洗操作一次同时地，响应于确定所述第一存储器单元行的所述第一子页面的错误发生量等于或大于M，将所述第一存储器单元行的地址记录在所述错误信息寄存器中并且将所述第一存储器单元行的所述地址记录为具有永久故障，其中，M是大于1的自然数。


6.根据权利要求5所述的半导体存储器设备，其中，所述控制逻辑电路被配置为控制所述ECC引擎电路以使所述ECC引擎电路紧接在所述控制逻辑电路在所述错误信息寄存器中将所述第一存储器单元行记录为具有所述永久故障之后，跳过对所述第一存储器单元行的所述第一子页面的所述ECC解码操作和所述ECC编码操作。


7.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路被配置为与所述ECC引擎电路对所述第二存储器单元行执行所述正常读取操作同时地，响应于确定所述第二存储器单元行的所述第二子页面的错误发生量等于或大于M，将所述第二存储器单元行的地址记录在所述错误信息寄存器中并且将所述第二存储器单元行的所述地址记录为具有永久故障，其中，M是大于1的自然数。


8.根据权利要求7所述的半导体存储器设备，其中，所述控制逻辑电路被配置为控制所述ECC引擎电路以使所述ECC引擎电路紧接在所述控制逻辑电路在所述错误信息寄存器中将所述第二存储器单元行记录为具有所述永久故障之后，跳过对所述第二存储器单元行的所述第二子页面的所述ECC解码操作和所述ECC编码操作。


9.根据权利要求1所述的电子设备，其中：
所述控制逻辑电路被配置为：在所述ECC引擎电路对所述第一存储器单元行执行所述第一ECC解码之后，响应于确定所述第一存储器单元行的所述第一子页面的错误发生量等于或大于M，将所述第一存储器单元行的地址作为错误信息信号传送到外部存储器控制器，其中，M是大于1的自然数；并且
所述控制逻辑电路被配置为：在所述ECC引擎电路对所述第二存储器单元行执行所述第二ECC解码之后，响应于确定所述第二存储器单元行的所述第二子页面的错误发生量等于或大于M，将所述第二存储器单元行的地址作为所述错误信息信号传送到所述外部存储器控制器。


10.根据权利要求9所述的半导体存储器设备，其中，所述控制逻辑电路被配置为经由专用引脚或数据输入/输出引脚之一将所述错误信息信号传送到所述外部存储器控制器。


11.根据权利要求1所述的半导体存储器设备，还包括：
擦洗控制电路，被配置为生成至少指定要对其执行所述擦洗操作的所述至少一个第一存储器单元行的擦洗地址，使得基于指定所述至少一个第一存储器单元行的所述擦洗地址对所述至少一个第一存储器单元行执行所述擦洗操作；和
刷新控制电路，被配置为响应于从外部存储器控制器接收到的命令生成刷新行地址，以...

【专利技术属性】
技术研发人员：车相彦，宋镐永，李明奎，赵诚慧，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR