包含垂直电容器的集成电路制造技术

在一些示例中，一种集成电路包含第一板(167)、第二板(168)和设置在第一板(167)和第二板(168)之间的电介质层(262)。第一板(167)、第二板(168)和电介质层(262)设置在集成电路的隔离区(250)上，并且它们形成垂直电容器(252)。

【技术实现步骤摘要】
【国外来华专利技术】包含垂直电容器的集成电路
技术介绍
非易失性存储器(NVM)位单元是配置为存储信息的电子元件。位单元的电气状态(例如，阈值电压)可以用于定义逻辑电平，诸如逻辑低电平(意味着数字低或0)或逻辑高电平(意味着数字高或1)。这种定义的逻辑电平有时可以称为存储在位单元中的信息(或位)。
技术实现思路
根据至少一个实例，集成电路包括第一板、第二板以及设置在第一板和第二板之间的电介质层，第一板和第二板以及电介质层形成垂直电容器，其中垂直电容器的第一板和第二板以及电介质层设置在集成电路的隔离区上。根据另一实例，集成电路包括浮栅闪存位单元，该浮栅闪存位单元至少包括控制栅层、字线栅层和电介质层。集成电路还包括设置在浅沟槽隔离(STI)区上的垂直电容器，垂直电容器包括控制栅层、字线栅层和电介质层，电介质层位于控制栅层和字线栅层之间。根据又一实例，一种在衬底上的浅沟槽隔离(STI)区上制造具有至少一个垂直电容器的集成电路的方法，包括在STI区上沉积第一电介质层；在第一电介质层上沉积第一多晶硅层；将第一多晶硅层图案化以形成具有侧壁的垂直电容器的第一板；沉积第二电介质层，使得第二电介质层接触侧壁；以及沉积第二多晶硅层，使得第二多晶硅层接触第二电介质层，第二多晶硅层形成垂直电容器的第二板。附图说明图1(a)描绘了根据各种实例的浮栅闪存位单元存储器阵列的说明性布局的一部分。图1(b)描绘了根据各种实例的一对说明性位单元的侧视横截面。图1(c)描绘了根据各种实例的垂直电容器阵列的说明性布局。图1(d)描绘了根据各种实例的一对说明性垂直电容器的侧视横截面。图2描绘了根据各种实例的执行制造垂直电容器的说明性方法。图3(a)-3(g)描绘了根据各种实例的说明性位单元的制造。图4(a)-4(g)描绘了根据各种实例的至少一个垂直电容器的制造。具体实施方式闪存存储器是一种可以在位单元阵列中存储信息的非易失性存储介质。这种存储的信息(或“位”)可以被电擦除、编程，以及读取。在一些情况下，浮栅晶体管位单元的阵列可以用在闪存存储器中。浮栅晶体管位单元与标准的金属氧化物场效应晶体管(MOSFET)相似，除了浮栅晶体管位单元包含多个栅，例如，控制栅和浮栅。如上所述，位单元的电气状态可以用于定义逻辑电平，其可以称为存储在位单元中的位。这可以用位单元的阈值电压变化来执行。浮栅型晶体管位单元的阈值电压可能由于其浮栅中存在或缺少陷阱电荷而变化，这进一步改变了浮栅晶体管位单元的阈值电压(相对于旧的阈值电压)。当电子在浮栅型晶体管位单元中被俘获时，阈值电压(或浮栅晶体管位单元的电气状态)可以表征为数字低或“0”，作为位存储在位单元中。相反，电子在浮栅中耗尽时的电气状态可以称为数字高或“1”，作为位存储在位单元中。如上所述，在浮栅位单元中存储的位的特征(例如，数字高或低)取决于浮栅中电荷的存在或缺少。在一些情况下，通过在浮栅晶体管位单元的控制栅处施加电压电势(例如，大于或等于10V)，把电荷存储/耗尽在浮栅中。在一些情况下，使用电荷泵电路施加电压电势。示例电荷泵电路升压输入电荷以提供比提供给它的电压更高的电压。在一些情况下，电荷泵电路是基于电容器的，并且通常，基于电容器的电荷泵电路采用诸如金属覆盖半导体(MOS)的电容器。MOS电容器通常包含一层金属(例如，金属触点)、一层绝缘材料(例如，二氧化硅)，以及一层半导体材料(例如，硅)。这些层通常是横向制造的，并且这些电容器的制造设计导致在衬底(例如，p型硅衬底)和电容器的板(例如，n阱)之间产生寄生电容，这干扰了MOS电容器的电容并且降低了其性能。为了避免寄生电容干扰，在电荷泵中采用了平面多晶对多晶电容器或金属对多晶电容器。然而，此类电容器的制造需要附加的掩模，这增加了整体制造成本。因此，期望一种可以用在电荷泵电路中并且减轻上述问题的电容器的可替代的设计。因此，本说明书中的至少一些实例针对用于制造可以用在浮栅闪存位单元技术中的垂直电容器的系统和方法。在至少一些实例中，本文所描述的垂直电容器在与浮栅闪存位单元相同的管芯上制造，而不用附加的掩模。本说明书中的垂直电容器位于隔离区中，诸如浅沟槽隔离(STI)区中。在STI区上设置垂直电容器防止了来自上述寄生电容(例如，n阱到p衬底)的干扰。在至少一些实例中，垂直电容器利用闪存位单元的字线栅层和控制栅层作为它们的电容器板。在至少一些实例中，控制栅层和字线栅层由可以包括多层结构的电介质层分隔开。图1(a)示出了根据各种实例的浮栅闪存位单元存储器阵列(或浮栅位单元)的说明性布局100的一部分。布局100描绘了形成浮栅位单元阵列的至少一些层。布局100包含位线(BL)层106、108、110、112、114和116以及源线(SL)层124。布局100还包含字线(WL)栅层118、122、擦除栅(EG)层120和控制栅(CG)层102、104。由BL层106、108、110、112、114和116占据的区有时被称为有源区。布局100还描绘了形成将在电荷泵电路中利用的垂直电容器的至少一些层(例如，WL栅层118、122和CG层102、104)。这种描述不限于包含前面提到的栅层的浮栅位单元阵列。以下对垂直电容器的描述对于其他类型的浮栅位单元是有效的，包含不采用擦除栅层的浮动栅位单元。图1(a)还示出了坐标系统1，其中坐标系统1的X轴和Y轴各自位于附图的页面中，并且Z轴远离(向外)附图的页面。例如，从布局100的视角来看(如图1(a)中所示)，一或多个位单元位于与Y轴对齐的线50上；然而，从制造的视角来看(如图1(b)中所示)，可以在沿线50的Y-Z平面中观察到一或多个位单元的横截面的侧视图。至少部分地，布局100被用作布局(或蓝图)来制造浮栅位单元阵列和垂直电容器阵列，它们与CMOS逻辑阵列(未明确描绘)一起实现。在一些实例中，布局100可以用于制造位单元阵列，该位单元阵列实现为独立存储器设备(例如，在其自己的半导体管芯上实现，封装在其自己的芯片封装内，等等)。在一些实例中，布局100可以用于制造位单元阵列，该位单元阵列在集成电路(IC)中实现(例如，在包含附加的电路的半导体管芯上实现)。参照图1(b)，可以在Y-Z平面中沿通过位线层112的线50(图1(a))观察到一对说明性位单元70、80的侧视横截面。可以在Y-Z平面中沿在Y轴上存在的其他位线106、108、110、114和116观察到其他位单元。位单元70和80在结构上基本类似。位单元70包含设置在衬底126中的位线层112。位单元70还包括字线(WL)栅层118、控制栅层102、浮栅层132和擦除栅层120(也由位单元80共享)。位单元70进一步包含电介质层138、140。制造这些电介质层以在字线栅层118、控制栅层102、浮栅层132和擦除栅层120之间提供隔离。在一些实例中，衬底126可以包含硅。在此类实例中，电介质层140可以包括含二氧化硅，并且电介质层138可以包含氮化硅。位单元70还包含电介质层111，该电本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n第一板；/n第二板；以及/n电介质层，所述电介质层设置在所述第一板和第二板之间设置，所述第一板和第二板以及所述电介质层形成垂直电容器，其中所述垂直电容器的所述第一板和第二板以及所述电介质层设置在所述集成电路的隔离区上。/n

【技术特征摘要】
【国外来华专利技术】20180511 US 15/977,7121.一种集成电路，包括：
第一板；
第二板；以及
电介质层，所述电介质层设置在所述第一板和第二板之间设置，所述第一板和第二板以及所述电介质层形成垂直电容器，其中所述垂直电容器的所述第一板和第二板以及所述电介质层设置在所述集成电路的隔离区上。


2.根据权利要求1所述的集成电路，进一步包括第二垂直电容器，所述第二垂直电容器包括：
所述第二板；
第三板；以及
第二电介质层，所述第二电介质层设置在所述隔离区上的所述第二板和第三板之间。


3.根据权利要求1所述的集成电路，其中所述集成电路进一步包括闪存位单元，所述闪存位单元至少包含所述第一板和所述第二板。


4.根据权利要求1所述的集成电路，其中所述电介质层包含第一二氧化硅层、第二二氧化硅层和氮化硅层。


5.根据权利要求1所述的集成电路，其中所述隔离区设置在硅衬底上。


6.根据权利要求1所述的集成电路，其中所述隔离区包含浅沟槽隔离STI区。


7.根据权利要求1所述的集成电路，其中所述隔离区包含二氧化硅。


8.一种集成电路，包括：
浮栅闪存位单元，所述浮栅闪存位单元至少包括控制栅层、字线栅层和电介质层；和
垂直电容器，所述垂直电容器设置在浅沟槽隔离STI区上，所述垂直电容器包括所述控制栅层、所述字线栅层和所述电介质层，所述电介质层位于所述控制栅层和所述字线栅层之间。<...

【专利技术属性】
技术研发人员：XZ·薄，P·R·史密斯，D·T·格里德，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US