半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种能够提升所存储数据的可靠性的半导体存储装置。实施方式的半导体存储装置包括存储器芯片，该存储器芯片包含第1区域、第2区域、多条第1字线、第1柱、第1接合金属及第1晶体管。第1区域包含多个存储胞。第2区域(HR)与第1区域不同。多条第1字线(43)在第1区域及第2区域中，在第1方向上相互分离地积层。第1柱在第1区域包含贯通多条第1字线设置的第1半导体层及设置在第1半导体层与多条第1字线之间的第1绝缘体层。第1接合金属(62)设置在第2区域。第1晶体管(TR)在第2区域设置在多条第1字线与第1接合金属之间的第1层(M1)，电连接在1条第1字线与所述第1接合金属之间。

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享受以日本专利申请案2019-111045号(申请日：2019年6月14日)为基础申请案的优先权。本申请案通过参照该基础申请案包含基础申请案的所有内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知有能够非易失地存储数据的NAND(NotAND，反及)型闪速存储器。
技术实现思路
实施方式提供一种能够提升所存储数据的可靠性的半导体存储装置。实施方式的半导体存储装置包括包含第1区域、第2区域、多条第1字线、第1柱、第1接合金属及第1晶体管的存储器芯片。第1区域包含多个存储胞。第2区域与第1区域不同。多条第1字线在第1区域及第2区域，于第1方向上相互分离地积层。第1柱在第1区域包含贯通多条第1字线设置的第1半导体层及设置在第1半导体层与多条第1字线之间的第1绝缘体层。多条第1字线与第1半导体层的交叉部分分别作为存储胞发挥功能。第1接合金属设置在第2区域。第1晶体管在第2区域，设置在多条第1字线与第1接合金属之间的第1层，电连接在1条第1字线与所述第1接合金属之间。附图说明图1是表示第1实施方式的半导体存储装置的构成例的框图。图2是表示第1实施方式的半导体存储装置所具备的存储胞阵列的电路构成的一例的电路图。图3是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。图4是表示第1实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。图5是表示第1实施方式的半导体存储装置中的行解码器模块的电路构成的一例的电路图。图6是表示第1实施方式的半导体存储装置的构造的一例的立体图。图7是表示第1实施方式的半导体存储装置中的存储器芯片的平面布局的一例的俯视图。图8是表示第1实施方式的半导体存储装置的存储器区域中的平面布局的一例的俯视图。图9是表示第1实施方式的半导体存储装置的存储器区域中的剖面构造的一例的沿着图8的IX-IX线的剖视图。图10是表示第1实施方式的半导体存储装置中的存储器柱的剖面构造的一例的沿着图9的X-X线的剖视图。图11A是表示第1实施方式的半导体存储装置的一个区块的引出区域中的剖面构造的一例的剖视图。图11B是表示第1实施方式的半导体存储装置的另一个区块的引出区域中的剖面构造的另一例的剖视图。图12是表示第1实施方式的半导体存储装置中的纵型晶体管的剖面构造的一例的沿着图11A的XII-XII线的剖视图。图13是表示第1实施方式的半导体存储装置的引出区域中的构造的一例的立体图。图14是表示第1实施方式的半导体存储装置的存储器区域MR及感测放大器区域中的剖面构造的一例的剖视图。图15是表示第2实施方式的半导体存储装置的引出区域中的构造的一例的立体图。图16是表示第2实施方式的半导体存储装置中的横型晶体管的剖面构造的一例的剖视图。图17是表示第3实施方式的半导体存储装置的存储器区域MR及感测放大器区域中的剖面构造的一例的剖视图。图18是表示第4实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。图19是表示第4实施方式的半导体存储装置中的删除动作的一例的时序图。图20是表示第5实施方式的半导体存储装置的电路构成的一例的电路图。图21是表示第5实施方式的比较例的半导体存储装置中的动作的结束处理一例的时序图。图22是表示第5实施方式的半导体存储装置中的动作的结束处理的一例的时序图。图23是表示第6实施方式的半导体存储装置中的驱动模块的电路构成的一例的电路图。图24是表示第6实施方式的半导体存储装置中的焊垫区域的平面布局的一例的俯视图。图25是表示第6实施方式的半导体存储装置中的电荷泵的构造的一例的立体图。图26是表示第7实施方式的半导体存储装置中的存储器芯片的平面布局的一例的俯视图。图27是表示第7实施方式与第7实施方式的比较例中的层面(plane)间的配线的概念的俯视图。具体实施方式以下，参照附图对实施方式进行说明。各实施方式例示用于使专利技术的技术思想具体化的装置及方法。附图是示意性或概念性的，各附图的尺寸及比率等未必与现实相同。本专利技术的技术思想并不由构成要素的形状、构造、配置等特定。此外，以下说明中，对具有大致相同的功能及构成的构成要素标注同一符号。构成参照符号的字母后的数字用于对以包含相同字母的参照符号进行参照、且具有同样构成的要素彼此进行区分。在无须相互区分以包含相同字母的参照符号表示的要素的情况下，这些要素分别以仅包含字母的参照符号进行参照。[1]第1实施方式以下，对第1实施方式的半导体存储装置1进行说明。[1-1]半导体存储装置1的构成[1-1-1]半导体存储装置1的整体构成图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1为能够非易失地存储数据的NAND型闪速存储器，由外部的存储器控制器2进行控制。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口规格。如图1所示，半导体存储装置1例如具备存储胞阵列10、指令寄存器11、地址寄存器12、定序器13、感测放大器模块14、驱动模块15及行解码器模块16。存储胞阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储胞的集合，例如用作数据的删除单位。另外，在存储胞阵列10设置着多条位线及多条字线。各存储胞例如与1条位线及1条字线建立关联。存储胞阵列10的详细构成将于下文叙述。指令寄存器11保存半导体存储装置1从存储器控制器2接收的指令CMD。指令CMD例如包含定序器13使读出动作、写入动作、删除动作等执行的命令。地址寄存器12保存半导体存储装置1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd及列地址CAd。例如区块地址BAd、页地址PAd及列地址CAd分别用于选择区块BLK、字线及位线。定序器13控制半导体存储装置1整体的动作。例如定序器13基于指令寄存器11中保存的指令CMD，控制感测放大器模块14、驱动模块15及行解码器模块16等执行读出动作、写入动作、删除动作等。感测放大器模块14在写入动作中，根据从存储器控制器2接收的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块14在读出动作中，基于位线的电压判定存储胞中存储的数据，将判定结果作为读出数据DAT传送至存储器控制器2。驱动模块15产生读出动作、写入动作、删除动作等使用的电压。而且，驱动模块15基于例如地址寄存器12中保存的页地址PAd，对与所选择的字线相对应的信号线施加所产生的电压。行解码器模块16基于地址寄存器12中保存的区块地址BAd，选择对应的存储胞阵列10内的1个区块BLK。而且，本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备存储器芯片，/n所述存储器芯片包含：/n第1区域，包含多个存储胞；/n第2区域，与所述第1区域不同；/n多条第1字线，在所述第1区域及所述第2区域中，在第1方向上相互分离地积层；/n第1柱，在所述第1区域包含贯通所述多条第1字线设置的第1半导体层及设置在所述第1半导体层与所述多条第1字线之间的第1绝缘体层，且所述多条第1字线与所述第1半导体层的交叉部分分别作为存储胞发挥功能；/n第1接合金属，设置在所述第2区域；及/n第1晶体管，在所述第2区域，设置在所述多条第1字线与所述第1接合金属之间的第1层，且连接在1条第1字线与所述第1接合金属之间。/n

【技术特征摘要】
20190614 JP 2019-1110451.一种半导体存储装置，具备存储器芯片，
所述存储器芯片包含：
第1区域，包含多个存储胞；
第2区域，与所述第1区域不同；
多条第1字线，在所述第1区域及所述第2区域中，在第1方向上相互分离地积层；
第1柱，在所述第1区域包含贯通所述多条第1字线设置的第1半导体层及设置在所述第1半导体层与所述多条第1字线之间的第1绝缘体层，且所述多条第1字线与所述第1半导体层的交叉部分分别作为存储胞发挥功能；
第1接合金属，设置在所述第2区域；及
第1晶体管，在所述第2区域，设置在所述多条第1字线与所述第1接合金属之间的第1层，且连接在1条第1字线与所述第1接合金属之间。


2.根据权利要求1所述的半导体存储装置，其中
所述存储器芯片还包含：
多条第2字线，在所述第1区域及所述第2区域，与所述多条第1字线分离地设置，且在所述第1方向上相互分离地积层；
第2柱，在所述第1区域包含贯通所述多条第2字线设置的第2半导体层及设置在所述第2半导体层与所述多条第2字线之间的第2绝缘体层，且所述多条第2字线与所述第2半导体层的交叉部分分别作为存储胞发挥功能；及
第2晶体管，在所述第2区域设置在所述第1层，连接在1条第2字线与所述第1接合金属之间，且栅极电极与所述第1晶体管分离。


3.根据权利要求2所述的半导体存储装置，其中
所述存储器芯片还包含在所述第2区域电连接于所述第1晶体管的栅极的第2接合金属及电连接于所述第2晶体管的栅极的第3接合金属。


4.一种半导体存储装置，具备存储器芯片，
所述存储器芯片包含：
多条第1字线，在第1方向上相互分离地积层；
第1柱，包含贯通所述多条第1字线设置的第1半导体层及设置在所述第1半导体层与所述多条第1字线之间的第1绝缘体层，且所述多条第1字线与所述第1半导体层的交叉部分分别作为存储胞发挥功能；
第1位线，与所述第1半导体层电连接；
第1晶体管，与所述第1位线电连接；及
第1接合金属，经由所述第1晶体管与所述第1位线电连接。


5.根据权利要求4所述的半导体存储装置，其中
所述存储器芯片还包含：
第2柱，包含贯通所述多条第1字线设置的第2半导体层及...

【专利技术属性】
技术研发人员：前嶋洋，橋本寿文，前田高志，齋藤真澄，内海哲章，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：日本;JP