一种半导体设备封装包含第一导电结构、应力缓冲层和第二导电结构。所述第一导电结构包含衬底、嵌入于所述衬底中的至少一个第一电子组件，和安置在所述衬底上并电连接到所述第一电子组件的第一电路层。所述第一电路层包含导电布线图案。所述应力缓冲层安置在所述衬底上。所述第一电路层的所述导电布线图案延伸穿过所述应力缓冲层。所述第二导电结构安置在所述应力缓冲层和所述第一电路层上。
【技术实现步骤摘要】
半导体设备封装及其制造方法
本公开涉及一种半导体设备封装及其制造方法，且涉及一种包含应力缓冲层或经图案化钝化层的半导体设备封装及其制造方法。
技术介绍
随着电子行业的快速发展以及半导体处理技术的进步，半导体芯片与增加数目的电子组件集成，以实现改进的电气性能和额外功能。相应地，半导体芯片具备更多的输入/输出(I/O)连接。为了制造包含具有增大数目的I/O连接的半导体芯片的半导体封装，可用于运载半导体芯片的半导体衬底的电路层的大小可对应地增加。因此，半导体设备封装的厚度和翘曲可对应地增加，且半导体设备封装的良率可减小。
技术实现思路
在一些实施例中，半导体设备封装包含第一导电结构、应力缓冲层和第二导电结构。第一导电结构包含衬底、嵌入于衬底中的至少一个第一电子组件和安置在衬底上并电连接到第一电子组件的第一电路层。第一电路层包含导电布线图案。应力缓冲层安置在衬底上。第一电路层的导电布线图案延伸穿过应力缓冲层。第二导电结构安置在应力缓冲层和第一电路层上。在一些实施例中，半导体设备封装包含第一导电结构、钝化层和第二导电结构。第一导电结构包含衬底、嵌入于衬底中的至少一个第一电子组件和安置在衬底上并电连接到第一电子组件的第一电路层。钝化层安置在第一电路层上。钝化层包含部分地暴露第一电路层的多个开口。第二导电结构安置在钝化层上。第二导电结构包含延伸到钝化层的开口中并电连接到第一电路层的多个第一导电凸块。在一些实施例中，制造半导体设备封装的方法包含以下操作。形成第一导电结构。第一导电结构包含其中嵌入了至少一个第一电子组件的衬底，和安置在衬底上的电路层。应力缓冲层形成于第一电路层上，其中应力缓冲层包含多个开口。导电布线图案形成于应力缓冲层的开口中。第二导电结构形成于应力缓冲层上，且电连接到导电布线图案。在一些实施例中，制造半导体设备封装的方法包含以下操作。形成第一导电结构。第一导电结构包含其中嵌入了至少一个第一电子组件的衬底，和安置在衬底上的第一电路层。具有多个开口的钝化层形成于第一电路层上。第二导电结构形成于载体上，且多个第一导电凸块形成于第二导电结构上。第二导电结构通过插入到钝化层的开口中并与第一电路层电连接的第一导电凸块结合到第一导电结构。从第二导电结构去除所述载体。附图说明当结合附图阅读时，从以下具体实施方式易于理解本公开的一些实施例的各方面。各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见任意增大或减小。图1是根据本公开的一些实施例的半导体设备封装的横截面图。图1A是图1中的半导体设备封装的放大视图。图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L和图2M说明根据本公开的一些实施例的制造半导体设备封装的操作。图3是根据本公开的一些实施例的半导体设备封装的横截面图。图4A、图4B、图4C、图4D、图4E和图4F说明根据本公开的一些实施例的制造半导体设备封装的操作。图5A、图5B、图5C、图5D和图5E说明根据本公开的一些实施例的制造半导体设备封装的子操作。图6A、图6B、图6C、图6D和图6E说明根据本公开的一些实施例的制造半导体设备封装的子操作。图7是根据本公开的一些实施例的半导体设备封装的横截面图。图8A、图8B、图8C、图8D和图8E说明根据本公开的一些实施例的制造半导体设备封装的操作。具体实施方式以下公开内容提供用于实施所提供的主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征形成于第二特征上方或上可包含其中第一特征和第二特征形成或安置成直接接触的实施例，且也可包含其中额外特征形成或安置在第一特征与第二特征之间使得第一特征和第二特征并不直接接触的实施例。另外，本公开可能在各个实例中重复参考数字和/或字母。此重复是出于简单和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。如本文中所使用，为易于描述，本文中可以使用例如“下方”、“下面”、“下部”、“上方”、“上部”、“下部”、“左边”、“右边”等空间相对术语来描述一个元件或特征与另一(些)元件或特征的关系，如图中所说明。除了图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的设备的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词也可相应地进行解释。应理解，当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或可存在中间元件。本公开提供集成例如导电衬底等低密度导电结构、例如电容器等无源电子组件、例如扇出电路等高密度导电结构和例如ASIC组件或存储器组件等有源电子组件的解决方案。无源电子组件嵌入于衬底中，这样可以减小半导体设备封装的整体厚度。有源电子组件竖直地堆叠于无源电子组件上，且因此无源电子组件与有源电子组件之间的信号发射路径可以缩短。半导体设备封装进一步包含安置于第一导电结构与第二导电结构之间的应力缓冲层。应力缓冲层的CTE在第一导电结构的CTE与第二导电的CTE之间，如此可以缓解翘曲和分层问题。应力缓冲层也可配置为用于第一导电结构的平坦层面，且因此第二导电结构可直接制造于第一导电结构上而不需要大尺寸的焊球。因此，可以改进电学性能。半导体设备封装进一步包含安置于第一导电结构与第二导电结构之间的经图案化钝化层。钝化层的开口允许第二导电结构的导电凸块插入，因此第二导电结构与第一导电结构之间的结合鲁棒性得以增强。钝化层可为光敏钝化层，所述光敏钝化层可以通过光刻操作进行图案化，因此开口的尺寸可以最小化至例如低于50微米。相应地，可以增加I/O连接的数目。图1是根据本公开的一些实施例的半导体设备封装1的横截面图，且图1A是图1中的半导体设备封装1的放大视图。如图1所示，半导体设备封装1包含第一导电结构10、应力缓冲层30和第二导电结构40。第一导电结构10可包含具有上表面12A的衬底12，和与上表面12A相反的底表面12B。衬底12的材料可包含介电材料或绝缘材料。衬底12可为芯衬底、无芯衬底或其它合适的衬底。衬底12可界定至少一个穿孔12H。至少一个互连通孔13安置于穿孔12H中。互连通孔13可包含基底导电层131和绝缘材料132。基底导电层131安置或形成于穿孔12H的侧壁上，且界定中心穿孔。绝缘材料132填充由基底导电层131界定的中心穿孔。在一些实施例中，绝缘材料132可以省略，且块状导电材料可填充穿孔12H以形成互连通孔。在一些实施例中，互连通孔13可进一步包含分别安置在上表面12A和底表面12B上并电连接到基底导电层131的上部电极13a和底部电极13b。衬底12可界定至少一个空腔12C。空腔12C可为穿过衬底12的贯通腔，或从上表面12A凹陷但不穿过衬底12的凹部。第一导电结构10包含嵌入于衬底12中的至少一个第一电子组件20。第一电子组件20可安置于空本文档来自技高网...
【技术保护点】
1.一种半导体设备封装，其包括：/n第一导电结构，其包括：/n衬底；/n嵌入于所述衬底中的至少一个第一电子组件；以及/n安置在所述衬底上并电连接到所述第一电子组件的第一电路层，其中所述第一电路层包括导电布线图案；/n安置在所述衬底上的应力缓冲层，其中所述第一电路层的所述导电布线图案延伸穿过所述应力缓冲层；以及/n安置在所述应力缓冲层和所述第一电路层上的第二导电结构。/n
【技术特征摘要】
20190606 US 16/434,0751.一种半导体设备封装，其包括：
第一导电结构，其包括：
衬底；
嵌入于所述衬底中的至少一个第一电子组件；以及
安置在所述衬底上并电连接到所述第一电子组件的第一电路层，其中所述第一电路层包括导电布线图案；
安置在所述衬底上的应力缓冲层，其中所述第一电路层的所述导电布线图案延伸穿过所述应力缓冲层；以及
安置在所述应力缓冲层和所述第一电路层上的第二导电结构。
2.根据权利要求1所述的半导体设备封装，其中所述应力缓冲层的热膨胀系数CTE在所述第一导电结构的CTE与所述第二导电结构的CTE之间。
3.根据权利要求1所述的半导体设备封装，其中所述应力缓冲层的上表面与所述导电布线图案的上表面大体上共面。
4.根据权利要求1所述的半导体设备封装，其中所述导电布线图案的所述上表面稍微低于所述应力缓冲层的所述上表面。
5.根据权利要求1所述的半导体设备封装，其中所述第一电路层包括衬底级电路层。
6.根据权利要求1所述的半导体设备封装，其中所述第二导电结构包括电连接到所述第一电路层的第二电路层。
7.根据权利要求6所述的半导体设备封装，其中所述第二电路层包括凸块级电路层。
8.根据权利要求6所述的半导体设备封装，其中所述第一电路层与所述第二电路层之间的接头是无焊接头。
9.根据权利要求1所述的半导体设备封装，其中所述第一导电结构的边缘与所述第二导电结构的边缘大体上对齐。
10.根据权利要求1所述的半导体设备封装，其进一步包括：
安置在所述第二导电结构上并电连接到所述第二导电结构的至少一个第二电子组件，其中所述第一电子组件包括无源电子组件，且所述第二电子组件包括有源电子组件；以及
囊封所述第二电子组件的囊封层。
11.根据权利要求10所述的半导体设备封装，其中所述有源电子组件包括集成电路IC组件、存储器组件或其组合。
12.一种半导体设备封装，其包括：
第一导电结构，其包括：
衬底；
嵌入于所述衬底中的至少一个第一电子组件；以及
安置在所述衬底上并电连接到所...
【专利技术属性】
技术研发人员：黄茜楣，王仕宇，林仪婷，黄文宏，苏育贤，李志成，田兴国，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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