增强型薄膜器件制造技术

一种增强型薄膜器件(100，200，500)，包括：衬底(101)，该衬底具有用于支撑外延层的顶表面；掩模层(103)，该掩模层被图形化有多个纳米级空腔(102，102’)，这些纳米级空腔设置在所述衬底(101)上，以形成针垫；设置在所述掩模层(103)上的晶格失配半导体的薄膜(105)，其中，所述薄膜(105)包括所述晶格失配半导体的嵌入所述薄膜(105)中的多个平行间隔的半导体针(104，204)，其中，所述多个半导体针(104，204)沿轴向方向朝所述衬底(101)基本上竖直地设置在所述掩模层(103)的所述多个纳米级空腔(102，102’)中，并且其中，所述薄膜上设置有其支撑的晶格失配半导体外延层(106)。

【技术实现步骤摘要】
【国外来华专利技术】增强型薄膜器件优先权声明本专利申请要求2018年4月22日提交的瑞典专利申请号183014的优先权，该专利申请以其全部内容通过援引并入本文。
本专利技术总体上涉及硅晶圆的表面处理以及用于将III-V材料异质集成到硅上的器件。
技术介绍
根据摩尔定律，可以安装在芯片上的晶体管的数量预期将呈指数地增加，其中，晶体管的数量增加一倍的速率是每24个月。然而，当电子器件按比例缩小至纳米级时，这产生了问题。自20世纪70年代初以来，电子器件的尺寸不断缩小。通过晶体管的微型化，性能/成本比提高了，这使得半导体市场呈指数增长。这也引起了对半导体技术的持续投资，从而推动了电子器件的进一步微型化。为了继续提高性能，半导体行业现在面临着取代硅基CMOS的挑战。硅晶体管的减少将达到其极限。硅基场效应晶体管(MOSFET)的独特特征在于其性能随着尺寸的减小而提高。由于通过开发工艺方法减小了场效应晶体管的大小，因此性能随晶体管密度呈指数提高。现代逻辑电路基于具有互补特性的晶体管。这些晶体管被称为n型和p型MOSFET(或简称为NMOS和PMOS晶体管)。微型化的原理是电极以及n沟道和p沟道的长度越来越短。PMOS和NMOS晶体管一起用于CMOS电路，这使得迄今为止制造非常密集的集成电路成为可能。近来，由于散热约为100W/cm2，因此MOSFET缩放处于功率限制缩放阶段。在没有大的封装和冷却成本的情况下，功率密度就无法有明显更高的提高，这使得这些芯片对于大多数应用是不切实际的。主要是硅形成自然氧化物的能力使其在集成电路中特别有用，但是对于化合物半导体，对高介电常数氧化物加以评估。特别地，因此，CMOS晶体管的几何收缩使当今的计算机成为可能。为了继续电子器件的发展，需要新的解决方案在廉价的硅晶圆上实施新型半导体材料。人们将注意力转移到适合提高CMOS晶体管的性能的材料族(所谓的III-V族半导体)上。这些半导体由元素周期表中的第III组和第V组元素组合而成，并且是具有吸引力的半导体材料，因为它们的电子特性比硅好很多倍。半导体材料锗和石墨烯作为生产电子部件的替代材料也具有吸引力。这些材料出色的电子传输特性绝对是纳米电子学发展的核心。比如GaAs、InAs、InP等III-V族半导体及其三元和四元合金组合了周期表第III和V列中的元素。对于具有竞争力的III-VCMOS技术，这种材料必须制造在与Si-CMOS非常相似的硅平台上，该技术需要在硅上将III-V族半导体与锗或单独的III-V族半导体共集成。然而，在硅衬底上生产高质量沟道材料非常具有挑战性，尤其是对于III-V族半导体而言。未来CMOS的主要候选者是今天的III-VCMOS技术，以继续制造集成电路。国际半导体技术路线图(ITRS)中描述了其对未来CMOS技术的未来作用。通常预期在10-14nm节点附近，将需要替代沟道材料来实现国际半导体技术路线图(ITRS)中阐述的性能目标。然而，由于其特性是在气相化学工艺的电子器件的不同异质结构中以不同的带隙外延生长的，因此，将III-V材料组合为合金的可能性备受关注。III-V材料可以通过气相沉积由III元素和V元素热降解的前体分子外延地生产。然而，材料不能仅在任何表面上生长，而必须具有带有相同或相似晶格常数的材料的结晶表面，以实现高结晶质量。AlGaInAs合金的异质结构是例如是InGaAs/GaAs/InGaAs，而GaN/InGaN/GaN结构分别形成量子阱，从而使光子部件的电荷载流子(电子和空穴)重组。因此，光子应用(比如激光器和LED)对III-V族半导体非常关注，而且还因为III-V材料的直接带隙。这些半导体材料还由于其高频率电子器件的非常高的迁移率、一维纳米结构中的弹道电子传输、量子电子器件中0和1维纳米结构中的电荷载流子捕获而在制造半导体部件中引起关注。一些III-V族半导体对于负电荷载流子(例如铟锑)具有非常高的迁移率，而其他半导体(例如锗)对于正电荷载流子具有非常高的迁移率。III-V族半导体材料实现了可以集成在硅晶圆上的光子应用。石墨烯的电子迁移率是200,000cm2V-1s-1，对于硅而言，约为1400cm2V-1s-1，而对于锑化铟而言，约为77,000cm2V-1s-1。石墨烯的电子迁移率高，但空穴迁移率差，因此不适合CMOS电子器件。对于CMOS电子器件，高电子迁移率是不够的，但是对于电子迁移率而言，具有1900cm2V-1s-1的锗紧随其后是具有850cm2V-1s-1的InSb，锗对于p和n掺杂沟道材料的正电荷载流子具有最大的迁移率。因此，为了实现III-VCMOS需要克服的最重要问题之一是在硅平台上的异构集成。为了使III-V化合物半导体作为集成电路的半导体成为替代技术，需要对应的驱动器，如SiCMOS。III-VMOSFET的工艺流程需要使用与硅基CMOS技术类似的工艺流程。此外，对于直径为8-12”的工业用晶圆，需要将不同的III-V族半导体共集成。以前，已经在硅上演示了单个III-V化合物半导体。即使使用厚缓冲层来演示部件，商业上共集成也需要小于400nm的薄缓冲层。文件“J.A.delAlamo等人，III-VCMOS：thekeytosub-10nmelectronics？[低于10nm电子器件的关键是什么？]，麻省理工学院微系统技术实验室，2011年MRS春季会议和展览研讨会P：InterfaceEngineeringforPost-CMOSEmergingChannelMaterials[后CMOS新兴沟道材料的接口工程]”描述了CMOS的功率密度在～100W/cm2时饱和。时钟频率在4GHz时饱和。该文件进一步描述了在大的晶圆区域(比如具有薄缓冲层和低缺陷密度的硅晶圆)上共集成III-V异质结构的挑战。特别地，该文件描述了两个不同的薄膜结构岛并排地共集成的问题。对此的关键因素之一是材料具有完全不同的晶格常数。文件“J.A.delAlamo等人，“Theprospectsfor10nmIII-VCMOS[10nmIII-VCMOS的前景]”，麻省理工学院微系统技术实验室，Rm.39-567，剑桥，MA02139，USA”描述了取决于p沟道的候选材料，其本身的挑战是需要将两种不同的材料非常紧密地并排集成在硅晶圆上。文件“InternationalTechnologyRoadmapforSemiconductors2009EditionEmergingResearchMaterials[国际半导体技术路线图2009版新兴研究材料]”中描述的问题是将硅以外的其他半导体用作电子迁移率低但空穴迁移率低的III-V族半导体。锗具有高空穴迁移率，但电子迁移率不如III-V化合物半导体的高。另一个问题是为具有不同沟道材料的晶体管实现高迁移率n沟道和p沟道，这些沟道材料被共集成以利用各自的电荷载流子迁移率。另一个问题是在可控位置和方向在硅晶圆上的期望位置处选择性生长替代晶体管沟道材料。文件“InternationalTechnologyRoadmapforSemic本文档来自技高网...

【技术保护点】
1.一种增强型薄膜器件(100，200，500)，包括：/n衬底(101)，该衬底具有用于支撑外延层的顶表面；/n掩模层(103)，该掩模层被图形化有多个纳米级空腔(102，102’)，这些纳米级空腔设置在所述衬底(101)上，以形成针垫；/n设置在所述掩模层(103)上的晶格失配半导体的薄膜(105)，其中，所述薄膜(105)包括所述晶格失配半导体的嵌入所述薄膜(105)中的多个平行间隔的半导体针(104，204)，其中，所述多个半导体针(104，204)沿轴向方向朝所述衬底(101)基本上竖直地设置在所述掩模层(103)的所述多个纳米级空腔(102，102’)中，并且/n其中，所述薄膜上设置有其支撑的晶格失配半导体外延层(106)；优选地，其中，所述衬底(101)是直径大于2英寸的硅晶圆。/n

【技术特征摘要】
【国外来华专利技术】20180422 SE 1830140-81.一种增强型薄膜器件(100，200，500)，包括：
衬底(101)，该衬底具有用于支撑外延层的顶表面；
掩模层(103)，该掩模层被图形化有多个纳米级空腔(102，102’)，这些纳米级空腔设置在所述衬底(101)上，以形成针垫；
设置在所述掩模层(103)上的晶格失配半导体的薄膜(105)，其中，所述薄膜(105)包括所述晶格失配半导体的嵌入所述薄膜(105)中的多个平行间隔的半导体针(104，204)，其中，所述多个半导体针(104，204)沿轴向方向朝所述衬底(101)基本上竖直地设置在所述掩模层(103)的所述多个纳米级空腔(102，102’)中，并且
其中，所述薄膜上设置有其支撑的晶格失配半导体外延层(106)；优选地，其中，所述衬底(101)是直径大于2英寸的硅晶圆。


2.根据权利要求1所述的增强型薄膜器件(200)，其中，晶格失配半导体的所述多个平行间隔的半导体针(204)成六边形紧密堆积的结构布置在晶格失配半导体的50-100nm的距离处。


3.根据权利要求1和2所述的增强型薄膜器件(300)，其中，所述多个纳米级空腔(102，102’)是纳米级空穴，这些纳米级空穴被配置成具有5-25nm的空穴直径，以在...

【专利技术属性】
技术研发人员：马丁·安德烈亚斯·奥尔松，
申请(专利权)人：艾普诺瓦泰克公司，
类型：发明
国别省市：瑞典;SE