内存接口电路、PHY芯片及处理器制造技术

本发明专利技术实施例提供一种内存接口电路、PHY芯片及处理器，包括：数据写入电路、数据读取电路、并串转换电路、串并转换电路，其中，数据写入电路与并串转换电路连接，数据读取电路与串并转换电路连接；并串转换电路用于接收内存控制器发送的第一并行信号，将第一并行信号转换为第一串行信号，并向数据写入电路发送第一串行信号；串并转换电路用于接收数据读取电路发送的第二串行信号，将第二串行信号转换为第二并行信号，并向内存控制器发送第二并行信号。提高了对内存的数据读写速率。

【技术实现步骤摘要】
内存接口电路、PHY芯片及处理器
本专利技术实施例涉及电路领域，尤其涉及一种内存接口电路、PHY芯片及处理器。
技术介绍
内存控制器可以通过双倍速率(DoubleDataRate，DDR)端口物理层(PortPhysicalLayer，PHY)对DDR内存中的数据进行写入操作或者读取操作。DDRPHY中通常包括多个内存接口电路，内存控制器可以通过内存接口电路对内存中的数据进行读写操作。即，内存控制器向DDR内存中写入的数据以及从DDR内存读取的数据均需要经过内存接口电路。在数据写入时，内存接口电路可以接收内存控制器发送的串行数据，并对该串行数据进行处理，以将该串行数据写入内存。在数据读取时，内存接口电路可以从内存中读取串行数据，并将串行数据发送给内存控制器。由于内存控制器的数据传输速率(向内存接口电路发送串行数据的速率、以及从内存接口电路接收串行数据的速率)通常具有最大限制，使得对DDR内存的数据读写速率也受到限制，导致对DDR内存的数据读写速率较低。
技术实现思路
本专利技术实施例提供一种内存接口电路、PHY芯片及处理器，提高了对内存的数据读写速率。第一方面，本专利技术实施例提供一种内存接口电路，包括：数据写入电路、数据读取电路、并串转换电路、串并转换电路，其中，所述数据写入电路与所述并串转换电路连接，所述数据读取电路与所述串并转换电路连接；所述并串转换电路用于接收内存控制器发送的第一并行信号，将所述第一并行信号转换为第一串行信号，并向所述数据写入电路发送所述第一串行信号；所述串并转换电路用于接收所述数据读取电路发送的第二串行信号，将所述第二串行信号转换为第二并行信号，并向所述内存控制器发送所述第二并行信号。在一种可能的实施方式中，所述数据写入电路包括数据信号写入模块和同步信号写入模块，所述并串转换电路包括第一并串转换模块和第二并串转换模块，其中，所述数据信号写入模块与所述第一并串转换模块连接，所述第一并串转换模块用于接收所述内存控制器发送的第一并行数据信号，将所述第一并行数据信号转换为第一串行数据信号，并向所述数据信号写入模块发送所述第一串行数据信号；所述同步信号写入模块与所述第二并串转换模块连接，所述第二并串转换模块用于接收所述内存控制器发送的并行控制信号，将所述并行控制信号转换为串行控制信号，并根据所述串行控制信号向所述同步信号写入模块发送同步信号，所述同步信号用于控制所述第一串行数据信号写入内存。在一种可能的实施方式中，所述第一并串转换模块包括第一时钟生成单元和第一并串转换单元，其中，所述第一时钟生成单元和所述第一并串转换单元连接；所述第一时钟生成单元用于生成第一时钟信号，所述第一并串转换单元用于根据所述第一时钟信号将所述第一并行数据信号转换为第一串行数据信号。在一种可能的实施方式中，所述第一并串转换模块还包括第一延时单元，所述第一延时单元分别与所述第一并串转换单元和所述数据信号写入模块连接。在一种可能的实施方式中，所述第二并串转换模块包括第二时钟生成单元、第二并串转换单元和门控单元，其中，所述第二时钟生成单元分别与所述第二并串转换单元和所述门控单元连接，所述门控单元还与所述第二并串转换单元连接；所述第二时钟生成单元用于生成第二时钟信号，所述第二并串转换单元用于根据所述第二时钟信号将所述并行控制信号转换为串行控制信号，所述第二时钟生成单元还用于生成同步信号，所述门控单元用于在所述串行控制信号的控制下向所述同步信号写入模块发送所述同步信号。在一种可能的实施方式中，所述第二并串转换模块还包括第二延时单元，所述第二延时单元分别与所述门控单元和所述同步信号写入模块连接。在一种可能的实施方式中，所述数据读取电路包括数据信号读取模块和同步信号读取模块，所述串并转换电路包括串并转换模块和时钟模块，其中，所述串并转换模块分别与所述数据信号读取模块和所述时钟模块连接，所述时钟模块还与所述同步信号读取模块连接；所述时钟模块用于从所述同步信号读取模块接收第三时钟信号，并根据所述第三时钟信号生成第四时钟信号；所述串并转换模块用于从所述数据信号读取模块接收第二串行数据信号，根据所述第四时钟信号将所述第二串行数据信号转换为第二并行数据信号，并向内存控制器输出所述第二并行数据信号；所述时钟模块还根据所述第三时钟信号生成有效标志位，并向所述内存控制器发送所述有效标志位，所述有效标志位用于控制所述内存控制器读取所述串并转换模块的输出。在一种可能的实施方式中，所述时钟模块包括滤波单元和第三时钟生成单元，其中，所述滤波单元分别与所述同步信号读取模块和所述第三时钟生成单元连接，所述第三时钟生成单元还与所述串并转换模块连接。在一种可能的实施方式中，所述串并转换模块包括串并转换单元、第三延时单元和第四延时单元，其中，所述第三延时单元分别与所述第三时钟生成单元和所述串并转换单元连接；所述第四延时单元分别与所述数据信号读取模块和所述串并转换单元连接。在一种可能的实施方式中，所述数据信号读取模块包括第一阻抗匹配单元、参考电压生成单元、第一差分信号转换单元、第一补偿单元和第一方波信号生成单元，其中，所述第一差分信号转换单元分别与所述第一阻抗匹配单元、所述参考电压生成单元和所述第一补偿单元连接；所述第一补偿单元还与所述第一方波信号生成单元连接。第二方面，本专利技术实施例还提供一种PHY芯片，包括第一方面任一项所述的内存接口电路。第三方面，本专利技术实施例还提供一种处理器，包括第二方面所示的PHY芯片。本申请提供的内存接口电路、PHY芯片和处理器，内存接口电路包括数据写入电路11、数据读取电路12、并串转换电路13、串并转换电路14，其中，数据写入电路11与并串转换电路13连接，数据读取电路12与串并转换电路14连接。在数据写入过程中，并串转换电路13可以接收内存控制器发送的第一并行信号，将第一并行信号转换为第一串行信号，并向数据写入电路11发送第一串行信号。在数据读取过程中，串并转换电路14可以接收数据读取电路12发送的第二串行信号，将第二串行信号转换为第二并行信号，并向内存控制器发送第二并行信号。在数据写入时，内存接口电路可以接收内存控制器发送的并行信号，并对并行信号进行处理，以将并行信号对应的数据写入内存，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以接收到更多的待写入数据，以及将更多的数据写入内存，提高了数据写入效率。在数据读取时，内存接口电路可以将从内存中读取的串行信号转换为并行信号，并向内存控制器发送并行信号，在内存控制器的最大传输速率不变的情况下，内存接口电路在相同的时段可以向内存控制器发送更多的数据，进而提高了数据读取效率。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，本文档来自技高网...

【技术保护点】
1.一种内存接口电路，其特征在于，包括：数据写入电路、数据读取电路、并串转换电路、串并转换电路，其中，/n所述数据写入电路与所述并串转换电路连接，所述数据读取电路与所述串并转换电路连接；/n所述并串转换电路用于接收内存控制器发送的第一并行信号，将所述第一并行信号转换为第一串行信号，并向所述数据写入电路发送所述第一串行信号；所述串并转换电路用于接收所述数据读取电路发送的第二串行信号，将所述第二串行信号转换为第二并行信号，并向所述内存控制器发送所述第二并行信号。/n

【技术特征摘要】
1.一种内存接口电路，其特征在于，包括：数据写入电路、数据读取电路、并串转换电路、串并转换电路，其中，
所述数据写入电路与所述并串转换电路连接，所述数据读取电路与所述串并转换电路连接；
所述并串转换电路用于接收内存控制器发送的第一并行信号，将所述第一并行信号转换为第一串行信号，并向所述数据写入电路发送所述第一串行信号；所述串并转换电路用于接收所述数据读取电路发送的第二串行信号，将所述第二串行信号转换为第二并行信号，并向所述内存控制器发送所述第二并行信号。


2.根据权利要求1所述的内存接口电路，其特征在于，所述数据写入电路包括数据信号写入模块和同步信号写入模块，所述并串转换电路包括第一并串转换模块和第二并串转换模块，其中，
所述数据信号写入模块与所述第一并串转换模块连接，所述第一并串转换模块用于接收所述内存控制器发送的第一并行数据信号，将所述第一并行数据信号转换为第一串行数据信号，并向所述数据信号写入模块发送所述第一串行数据信号；
所述同步信号写入模块与所述第二并串转换模块连接，所述第二并串转换模块用于接收所述内存控制器发送的并行控制信号，将所述并行控制信号转换为串行控制信号，并根据所述串行控制信号向所述同步信号写入模块发送同步信号，所述同步信号用于控制所述第一串行数据信号写入内存。


3.根据权利要求2所述的内存接口电路，其特征在于，所述第一并串转换模块包括第一时钟生成单元和第一并串转换单元，其中，
所述第一时钟生成单元和所述第一并串转换单元连接；所述第一时钟生成单元用于生成第一时钟信号，所述第一并串转换单元用于根据所述第一时钟信号将所述第一并行数据信号转换为第一串行数据信号。


4.根据权利要求3所述的内存接口电路，其特征在于，所述第一并串转换模块还包括第一延时单元，所述第一延时单元分别与所述第一并串转换单元和所述数据信号写入模块连接。


5.根据权利要求2所述的内存接口电路，其特征在于，所述第二并串转换模块包括第二时钟生成单元、第二并串转换单元和门控单元，其中，
所述第二时钟生成单元分别与所述第二并串转换单元和所述门控单元连接，所述门控单元还与所述第二并串转换单元连接；所述第二时钟生成单元用于生成第二时钟信号，所述第二并串转换单元用于根据所述第二时钟信号将所述并行控制信号转换为串行控制信号，所述第二时钟生成单元还用于生成同步信号，所述门控...

【专利技术属性】
技术研发人员：林长龙，孙欣茁，钟石强，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：北京;11