一种用于GPS接收机的数字匹配滤波器制造技术

本发明专利技术公开了一种用于ＧＰＳ接收机的数字匹配滤波器，该数字匹配滤波器包括一个串并转换电路，一个多级延时电路，一个时钟选择电路和一个相关值计算电路四部分。其中，串并转换电路和多级延时电路均由延时器构成。串并转换电路将输入的串行数据转换成并行数据，再经多级延时电路输出。相关值计算电路用于计算输入信号和本地码的相关值。计算相关值时所采用的方法是将本地码分成若干个组，以组为单位，计算各组与输入信号的部分相关值，最后再计算输入信号和本地码一个周期的相关值。

【技术实现步骤摘要】

本专利技术涉及一种用于GPS接收机的数字匹配滤波器。
技术介绍
GPS(卫星定位系统)在传输数据时，发送机将基带信号与伪随机码相乘之后发射，接收机接收到此扩频信号，通过解扩恢复出原来的基带信号。要通过解扩的方法将接收到的扩频信号恢复成原来的基带信号，必须使本地产生的解扩码与接收到的扩频信号相位同步。用扩频信号与解扩码的相关值来作为二者是否达到同步的标志。我们知道，当扩频信号与解扩码相位同步时，二者的相关值达到最大。所以，通常采用检测相关序列中峰值出现的相位的方法，来使接收到的扩频信号与解扩码达到同步。使用匹配滤波器就是一种用来计算相关值的方法。而数字匹配滤波器的特点，则是以一个码的长度为一个周期，将扩频信号和解扩码转换成单一的比特位后并行输出，然后计算各个时刻扩频信号和解扩码的相关值。同时，相关结果以序列的形式输出。传统的数字匹配滤波器，扩频信号和解扩码通过滤波器内部的移位寄存器和存储器进行串并转换、移位以及数据的存储。在每个时间段，转换后的扩频信号和解扩码在乘法器中对应相乘，在积分器中对相乘的结果进行积分。因为扩频信号和解扩码都已经是数字信号，因此积分运算是将接收到的扩频信号和解扩码的相乘结果进行累加。其结果就是所求的相关值。这种数字匹配滤波器充分利用了软件处理灵活，无需外部扩展电路，占用空间小的优势。但是，它仍然存在着以下缺陷运用内部移位寄存器和存储器进行数据移位处理使相关运算处理性能降低。内部移位寄存器的传输速率很低，使接收的扩频信号的输入速率降低，而这个低速率又限制了整个相关计算以及相关检测过程的处理速度。在实际运用中，扩频信号和解扩码的比特位很长，这种低处理速率表现的更明显，这对于卫星信号的快速捕获是很不利的。一些匹配滤波器由于使用了积分器，在一次积分开始前，积分器要将以前累加的积分值设为0，称为阻尼或重设。这无疑又增加了阻尼操作的时间，同时，为了完成阻尼操作，必要的阻尼操作电路设计也是必不可少的，增加了实际电路的复杂程度。或者，在计算的过程中，前一个周期的数据比特可能跟当前周期的数据比特重叠。在用积分器将一个周期的相乘结果进行积分时，可以得到相关值。但是将不同周期的部分混进相乘结果，再进行积分则得不到任何相关值。所以，有必要严格区分前一个周期的积分运算和当前周期的积分运算，并将这两个运算分别处理，这也增加了匹配滤波电路的设计难度。为了解决利用软件进行相关运算处理速率慢的问题，出现了如下两种数字匹配滤波器。其共同点是用由延时器构成的延迟电路代替移位寄存器完成数据的串并转换和传输功能。所述的延时器是用时钟的输出(上升沿)驱动触发器的输入，对输入数据进行移位的一种装置，一般可用D触发器实现。第一种数字匹配滤波器是将所有延时器串行连接，所有延时器共用同一时钟进行驱动。扩频信号输入到第一个延时器，之后，在每个时钟的上升沿传输一次。将每个延时器的输出与其对应的解扩码相乘，所有的乘积累加后的结果则为最后的相关值。由于所有延时器共用同一时钟，完成上述移位，需要各时间段均有脉冲出现，所以时钟频率相当高。所有数据在每个时钟的上升沿都要发生移位，数据变化频率很高，电能损耗很大。另一种数字匹配滤波器是所有延时器并行连接，输入数据输入到每个延时器的输入端。不同的延时器由不同的时钟驱动。计算过程与上述方法类似。在每一时刻，并非所有延时器中的数据都要发生移位，所以各时钟的频率相对降低了。但带来的问题是所需要的时钟数量增加了，这不仅要求大规模的时钟产生电路，还要为时钟构造大面积的导线分布图。输入数据需要输入到每个延时器的输入端，使得输入数据线负载容量增加，同时也增加了电能消耗。在GPS通信系统中，接收到的扩频信号和本地码均为1023个比特。当运用以上两种数字匹配滤波器时，需要1023个延时器构成实现电路，这对于硬件资源的消耗也是很不利的。
技术实现思路
本专利技术所要解决的技术问题是提供一种用于GPS接收机的数字匹配滤波器，该数字匹配滤波器可以以最小的资源消耗实现接收机匹配滤波性能的要求；利用硬件代替软件实现串并转换功能，提高GPS信号的捕获时间；降低数据变化频率和输入数据线的负载容量，减少电能损耗。为达到以上目的，本专利技术是采取如下技术方案予以实现的一种用于GPS接收机的数字匹配滤波器，包括一个由n个延时器(n是自然数)构成的n行串并转换电路，此电路用来将输入的串行数据转换成n路的并行数据，输入数据输入到n行串并转换电路中每一行延时器的一个输入端；一个由m×n个延时器组成的m级延时电路(m是自然数)，用于存储和传输每一行的并行数据；该m级延时电路连接到每一行串并转换电路延时器之后；一个n行时钟选择电路，用于选择提供驱动每一行延时器的时钟脉冲，每一行时钟选择电路与每一行串并转换电路的延时器及每一行延时电路的m个延时器相连；时钟选择电路实际为一个多路选择开关，其开关状态的效果为在时间段T1到Tn，依次产生时钟(1)到(n)的脉冲，各时间段内仅有一个时钟脉冲产生。一个相关值计算电路，包括n×(m+1)个乘法器，用于将输入数据和本地码逐比特相乘，每个乘法器输入端一端与一个延时器的输出端相连，另一端与一本地码片相连；一个加法器，用于将上述乘法器的输出进行累加，以得到部分相关值矩阵；一个相关值计算模块，用于将得到的部分相关值矩阵存储或移位后计算并得出最终的相关结果。相关计算时，先将本地码以n×(m+1)为单位，分成k个组(n，m，k是自然数)。从输入数据开始输入算起的一个码周期内，本地码始终输入第一组的n×(m+1)比特。同时，这组码字又以n为单位分成m+1个小组。进入乘法器相乘时，各小组进行组内循环移位，则码每移n次，就恢复其初始内容。所有乘法器的结果经过加法器累加后就得到了部分相关值。这一个码周期内，共可以得到n×(m+1)×k个部分相关值。将这些相关值按顺序排列，再以n×(m+1)为组，分成k个组。每组构成一个列向量，则最后可以得到一个(n×(m+1))行，k列的矩阵，称为矩阵(1)。在第二个码周期内，本地码换成第二组的n×(m+1)比特。重复上述计算过程，得到一个n×(m+1)行，k列的矩阵，将其各行数据循环移位一个比特，得到矩阵(2)。依此类推，在第k个码周期，本地码最后一组输入并计算，最后可以得到n×(m+1)行，k列的部分相关值矩阵，将其各行数据循环移位k-1个比特，得到矩阵(k)。然后，将得到的k个部分相关值矩阵相加，就可以得到最后的相关值矩阵，矩阵中各数值则代表对应时刻的相关值。本专利技术另一种数字匹配滤波器，与前一种数字匹配滤波器相比，有以下不同之处增加了n-1个选择电路。用于选择输入数据或同一行最后一个延时器的输出数据作为输入串并转换电路的数据；每个选择电路的输出端分别连接到第二行至第n行串并转换电路延时器的输入端，每个选择电路的输入端一端连接输入数据，另一端连接同行m级延时电路最后一个延时器的输出端。串并转换电路中第二到第n个延时器各由一行时钟进行驱动，为时钟(2)到时钟(n)。其余所有延时器由一行时钟驱动，为时钟(1)。脉冲的提供顺序为T1时刻，所有时钟都产生一个脉冲，在T2到Tn时刻，依次产生时钟(2)到时钟(n)的脉冲。所述的选择电路选择信号的产生办法是它在时钟(1)脉冲上升沿前后各一个脉冲的时间内为本文档来自技高网...

【技术保护点】
一种用于ＧＰＳ接收机的数字匹配滤波器，其特征在于，它包括：一个由ｎ个延时器组成的ｎ行串并转换电路，用于将输入数据转换成ｎ路并行数据，输入数据输入到ｎ行串并转换电路每一行串并转换电路延时器的一个输入端；一个由ｍ×ｎ个延时器组成的ｍ级延时电路，用于存储和传输每一行的并行数据；该ｍ级延时电路连接到每一行串并转换电路延时器之后；一个ｎ行时钟选择电路，用于选择提供驱动串并转换电路延时器和延时电路延时器的时钟脉冲；一个相关值计算电路，包括：ｎ×（ｍ＋１）个乘法器，用于将输入数据和本地码逐比特相乘，每个乘法器输入端一端与一个延时器的输出端相连，另一端与一本地码片相连；一个加法器，用于将上述乘法器的输出进行累加，以得到部分相关值矩阵；一个相关值计算模块，用于将得到的部分相关值矩阵存储或移位后计算并得出最终的相关结果，其中ｎ、ｍ是自然数。

【技术特征摘要】

【专利技术属性】
技术研发人员：强小红，周文益，
申请(专利权)人：西安华迅微电子有限公司，
类型：发明
国别省市：87[中国|西安]