系统级芯片及其中核间通信的方法、智能穿戴设备技术方案

本发明专利技术公开了一种系统级芯片及其中核间通信的方法、智能穿戴设备。系统级芯片包括SRAM、主控制端以及多个功能子系统，所述主控制端以及所述功能子系统均通过总线与所述SRAM连接，所述主控制端通过中断线与所述功能子系统连接。系统级芯片中核间通信的方法包括：主控制端将第一待发送消息写入所述SRAM的第一地址，并向目标功能子系统发送第一中断信号，其中，所述第一中断信号携带有所述第一地址；所述目标功能子系统根据所述第一中断信号从所述SRAM的所述第一地址中读取所述第一待发送消息。本发明专利技术提供了两种核间通信方法，能够实现对将主控制端与功能子系统之间传输的消息流和数据流进行分类，从而降低系统级芯片的功耗。

【技术实现步骤摘要】
系统级芯片及其中核间通信的方法、智能穿戴设备
本专利技术涉及芯片
，特别涉及一种系统级芯片(SystemonChip，SoC)及其中核间通信的方法、智能穿戴设备。
技术介绍
在计算机系统结构中，多核计算机的核间通信问题是一个重要的待考虑项。对于对称多处理器系统来说，采用分时共享总线的结构是一种支持内存共享、消息传递的解决方案。在这种共享总线式架构中，多个CPU(CentralProcessingUnit，中央处理器)核可以访问同一块主存地址空间。如果需要实现CPU1和CPU2之间的通信，可以采用在主存中分配一块共享内存空间，当CPU1写入待通信的数据，而后CPU2读取该数据，则可实现核间通信功能。这种共享内存式的核间通信，简单易行，但是当多个CPU同时访问共享内存时存在互斥访问控制和Cache(高速缓冲存储器)一致性的问题，需要对Cache写入机制进行特殊设计，以避免“脏数据”的产生。
技术实现思路
本专利技术要解决的技术问题是为了克服现有技术中多个CPU同时访问共享内存时需要对Cache写入机制进行特殊设计的缺陷，提供一种系统级芯片及其中核间通信的方法、智能穿戴设备。本专利技术是通过下述技术方案来解决上述技术问题：本专利技术的第一方面提供一种系统级芯片中核间通信的方法，所述系统级芯片包括SRAM(StaticRandom-AccessMemory，静态随机存取存储器)、主控制端以及多个功能子系统，所述主控制端以及所述功能子系统均通过总线与所述SRAM连接，所述主控制端通过中断线与所述功能子系统连接；所述方法包括以下步骤：所述主控制端将第一待发送消息写入所述SRAM的第一地址，并向目标功能子系统发送第一中断信号，其中，所述第一中断信号携带有所述第一地址；所述目标功能子系统根据所述第一中断信号从所述SRAM的所述第一地址中读取所述第一待发送消息。较佳地，所述系统级芯片还包括DRAM(DynamicRandomAccessMemory，动态随机存取存储器)，所述主控制端以及所述功能子系统均通过总线与所述DRAM连接；所述方法还包括：所述主控制端将第一待发送数据写入所述DRAM的第一缓冲器；所述目标功能子系统根据所述第一待发送消息从所述DRAM的第一缓冲器中读取所述第一待发送数据，其中，所述第一待发送消息包括所述第一缓冲器的地址。较佳地，所述方法还包括：所述目标功能子系统将第二待发送消息写入所述SRAM的第二地址，并向所述主控制端发送第二中断信号，其中，所述第二中断信号携带有所述第二地址；所述主控制端根据所述第二中断信号从所述SRAM的所述第二地址中读取所述第二待发送消息。较佳地，所述系统级芯片还包括DRAM，所述主控制端以及所述功能子系统均通过总线与所述DRAM连接；所述方法还包括：所述目标功能子系统将第二待发送数据写入所述DRAM的第二缓冲器；所述主控制端根据所述第二待发送消息从所述DRAM的第二缓冲器中读取所述第二待发送数据，其中，所述第二待发送消息包括所述第二缓冲器的地址。较佳地，所述方法还包括：利用所述主控制端与所述目标功能子系统之间建立的虚拟通道发送待发送消息在所述SRAM中的地址。本专利技术的第二方面提供一种系统级芯片，包括SRAM、主控制端以及多个功能子系统，所述主控制端以及所述功能子系统均通过总线与所述SRAM连接，所述主控制端通过中断线与所述功能子系统连接；所述主控制端用于将第一待发送消息写入所述SRAM的第一地址，并向目标功能子系统发送第一中断信号，其中，所述第一中断信号携带有所述第一地址；所述目标功能子系统用于根据所述第一中断信号从所述SRAM的所述第一地址中读取所述第一待发送消息。较佳地，所述系统级芯片还包括DRAM，所述主控制端以及所述功能子系统均通过总线与所述DRAM连接；所述主控制端还用于将第一待发送数据写入所述DRAM的第一缓冲器；所述目标功能子系统还用于根据所述第一待发送消息从所述DRAM的第一缓冲器中读取所述第一待发送数据，其中，所述第一待发送消息包括所述第一缓冲器的地址。较佳地，所述目标功能子系统还用于将第二待发送消息写入所述SRAM的第二地址，并向所述主控制端发送第二中断信号，其中，所述第二中断信号携带有所述第二地址；所述主控制端还用于根据所述第二中断信号从所述SRAM的所述第二地址中读取所述第二待发送消息。较佳地，所述系统级芯片还包括DRAM，所述主控制端以及所述功能子系统均通过总线与所述DRAM连接；所述目标功能子系统还用于将第二待发送数据写入所述DRAM的第二缓冲器；所述主控制端还用于根据所述第二待发送消息从所述DRAM的第二缓冲器中读取所述第二待发送数据，其中，所述第二待发送消息包括所述第二缓冲器的地址。本专利技术的第三方面提供一种智能穿戴设备，包括如第二方面所述的系统级芯片。本专利技术的积极进步效果在于：主控制端通过总线将第一待发送消息写入SRAM的第一地址，并通过中断线向目标功能子系统发送第一中断信号，目标功能子系统根据第一中断信号携带的第一地址从SRAM中读取所述第一待发送消息，实现了系统级芯片中主控制端与功能子系统之间的一种核间通信。进一步地，主控制端通过总线将第一待发送数据写入DRAM的第一缓冲器，以及将第一待发送消息写入SRAM的第一地址，并通过中断线向目标功能子系统发送第一中断信号，目标功能子系统根据第一中断信号携带的第一地址从所述SRAM中读取所述第一待发送消息，并根据第一待发送消息包括的第一缓冲器的地址从DRAM中读取第一待发送数据，实现了系统级芯片中主控制端与功能子系统之间的另一种核间通信。本专利技术提供的两种核间通信方法能够实现对将主控制端与功能子系统之间传输的消息流和数据流进行分类，通过共享SRAM和DRAM的空间，实现低延时的消息传递与高带宽多并发的数据传输共存，从而降低系统级芯片的功耗。附图说明图1为本专利技术实施例1提供的一种系统级芯片的结构示意图。图2为图1所示的系统级芯片中各子系统以及SRAM之间连接关系的示意图。图3为本专利技术实施例1提供的一种系统级芯片中核间通信的方法流程图。图4为本专利技术实施例1提供的主控制端与蓝牙子系统之间传输消息的示意图。图5为本专利技术实施例2提供的一种系统级芯片的结构示意图。图6为图5所示的系统级芯片中各子系统以及SRAM、DRAM之间连接关系的示意图。图7为本专利技术实施例2提供的一种系统级芯片中核间通信的方法流程图。具体实施方式下面通过实施例的方式进一步说明本专利技术，但并不因此将本专利技术限制在所述的实施例范围之中。实施例1图1是用于示出一种系统级芯片的结构示意图。图2是用于示出图1所示的系统级芯片中各子系统以及SRAM之间连接关系的示意图。本实施例提供的系统级芯片中核间通信的方法可以应用于图1所示的系统本文档来自技高网...

【技术保护点】
1.一种系统级芯片中核间通信的方法，其特征在于，所述系统级芯片包括SRAM、主控制端以及多个功能子系统，所述主控制端以及所述功能子系统均通过总线与所述SRAM连接，所述主控制端通过中断线与所述功能子系统连接；/n所述方法包括以下步骤：/n所述主控制端将第一待发送消息写入所述SRAM的第一地址，并向目标功能子系统发送第一中断信号，其中，所述第一中断信号携带有所述第一地址；/n所述目标功能子系统根据所述第一中断信号从所述SRAM的所述第一地址中读取所述第一待发送消息。/n

【技术特征摘要】
1.一种系统级芯片中核间通信的方法，其特征在于，所述系统级芯片包括SRAM、主控制端以及多个功能子系统，所述主控制端以及所述功能子系统均通过总线与所述SRAM连接，所述主控制端通过中断线与所述功能子系统连接；
所述方法包括以下步骤：
所述主控制端将第一待发送消息写入所述SRAM的第一地址，并向目标功能子系统发送第一中断信号，其中，所述第一中断信号携带有所述第一地址；
所述目标功能子系统根据所述第一中断信号从所述SRAM的所述第一地址中读取所述第一待发送消息。


2.如权利要求1所述的方法，其特征在于，所述系统级芯片还包括DRAM，所述主控制端以及所述功能子系统均通过总线与所述DRAM连接；所述方法还包括：
所述主控制端将第一待发送数据写入所述DRAM的第一缓冲器；
所述目标功能子系统根据所述第一待发送消息从所述DRAM的第一缓冲器中读取所述第一待发送数据，其中，所述第一待发送消息包括所述第一缓冲器的地址。


3.如权利要求1所述的方法，其特征在于，所述方法还包括：
所述目标功能子系统将第二待发送消息写入所述SRAM的第二地址，并向所述主控制端发送第二中断信号，其中，所述第二中断信号携带有所述第二地址；
所述主控制端根据所述第二中断信号从所述SRAM的所述第二地址中读取所述第二待发送消息。


4.如权利要求3所述的方法，其特征在于，所述系统级芯片还包括DRAM，所述主控制端以及所述功能子系统均通过总线与所述DRAM连接；所述方法还包括：
所述目标功能子系统将第二待发送数据写入所述DRAM的第二缓冲器；
所述主控制端根据所述第二待发送消息从所述DRAM的第二缓冲器中读取所述第二待发送数据，其中，所述第二待发送消息包括所述第二缓冲器的地址。


5.如权利要求1-4中任一项所述的方法，其特征在于，所述方法还包括：利用所述主控制端与所述目标功能子系统之间建...

【专利技术属性】
技术研发人员：饶国明，张慧敏，陈波，肖正飞，
申请(专利权)人：展讯通信上海有限公司，
类型：发明
国别省市：上海;31