半导体集成电路制造技术

本发明专利技术提供一种在扫描测试时，能防止允许动作频率低的电路（例如模拟电路）的破坏的半导体集成电路。扫描测试模式信号为“１”时，第一ＡＮＤ电路（１１）、第二ＡＮＤ电路（１２）的输出信号固定在低电平，ＯＲ电路（１３）的输出信号固定在高电平。因此，在扫描测试时，第四触发器（ＦＦ４）～第六触发器（ＦＦ６）的输出信号不传播到第一～第三模拟电路（２１）～（２３）。而在通常动作时，第四触发器（ＦＦ４）～第六触发器（ＦＦ６）的输出信号传播到第一～第三模拟电路（２１）～（２３）。

【技术实现步骤摘要】

本专利技术涉及具有用于把测试变得容易的扫描测试功能的半导体集成 电路。
技术介绍
一般，在大规模集成电路(以下称作LSI)的出厂到市场时，进行基 于LSI测试器的良否判定测试。这时使用的测试方案有必要在构成LSI的 多个逻辑电路中发现尽可能多的故障处。可是，伴随着LSI的大规模化，如果要测试全部的逻辑电路，测试矢 量的量和测试时间变得庞大。因此，为了解决该问题，进行所谓的测试容 易化设计(Design For Testability )。测试容易化设计是在LSI的设计的阶段，固定LSI的测试方针，在 LSI之中装入测试电路的设计方法。作为是否能容易地进行LSI的测试的 基本的指标，具有可观测性(Observability)和可控性(Controllability)等 概念。"可观测性良好的"电路是指关于电路内的某节点，容易从外部观 测其逻辑值，"可控性良好的"电路是指通过来自外部的数据输入，容易 设定电路内的某节点的逻辑值。电路的观测性和控制性越好，就越能生成 有效的测试方案，结果，构成LSI的逻辑电路的故障检测率也提高。在提 高了该观测性和可控性的测试电路当中作为其一有扫描测试电路。扫描测试电路是与LSI的各逻辑电路对应，配置了触发器(flip flop) 的电路，多个触发器连接为链状，形成移位寄存器，进行将投入到各触发 器中的数据依次移位的移位动作、将各逻辑电路的输出投入到各触发器中 的捕获动作。即通过最初的移位动作，将各触发器的数据作为测试信号提供给各逻 辑电路，接着，通过捕获动作，把各逻辑电路的输出数据投入到各触发器。然后，通过下一移位动作，将投入到各触发器中的输出数据从最终级的触 发器按时间序列取得。然后，将如此取得的各逻辑电路的输出数据与其期 待值进行比较，来判断各逻辑电路的良否。另外，专利文献l中记载了扫 描测试电路。特开2001-59856号公报然而，在混合搭载了数字电路和模拟电路的半导体集成电路中，也组 装有上述的扫描测试电路。可是，在扫描测试时，移位寄存器的允许动作 频率几乎都比模拟电路的允许动作频率更高。因此，在扫描测试时，如果 高频率的触发器的输出信号向模拟电路传播，就会超过模拟电路的允许输 入频率，有导致模拟电路破坏的危险性。
技术实现思路
本专利技术的半导体集成电路的特征在于，包括第一电路;与所述第一 电路对应而设置的多个触发器；在扫描测试时，将所述多个触发器连接为 链状而形成移位寄存器的多个选择器；与扫描测试时的所述移位寄存器的 允许动作频率相比，具有更低的允许动作频率的第二电路；和输入所述触 发器的输出信号，在通常动作时能将所述触发器的输出信号向所述第二电 路传播，并且在扫描测试时，将所述触发器的输出信号不能向所述第二电 路传播地进行控制的选通电路。根据本专利技术的半导体集成电路，在扫描测试时，不使触发器的输出信 号向允许动作频率低的电路(例如模拟电路)传播，所以能防止这种电路 的破坏。附图说明图1是表示本专利技术的实施例的半导体集成电路的结构的图。 图2是说明本实施例的半导体集成电路的动作的波形图。 图3是表示电平移位电路的结构的图。 符号的说明。IO—数字电路；ll一第一AND电路；12—第二AND电路；13—OR 电路；14一组合逻辑电路；20—模拟电路；21 23—第1 第3模拟电路；FF1 FF6—第1 第6触发器；SEL1 SEL6—第1 第6选择器；Tl T4一MOS晶体管。具体实施例方式以下，参照附图，说明本专利技术的实施例的半导体集成电路。图l是表 示半导体集成电路的结构的图。数字电路10和模拟电路20设置在相同的 半导体芯片上。在数字电路10中设置有第1触发器FF1 第6触发器FF6 的6个触发器，与各触发器对应，设置有第1选择器SEL1 第6选择器 SEL6。第1触发器FF1 第6触发器FF6是D型触发器(延迟触发器电路)， 从时钟输入端子CLKIN输入的时钟CLK在各触发器的时钟端子共同输 入。据此，第1触发器FF1 第6触发器FF6构成为按照时钟CLK的上 升，投入数据，按照下一时钟CLK的上升，输出所投入的数据。在实际 的半导体集成电路中，还设置有多个触发器，例如在晶体管数是2万个 3万个的半导体集成电路中，触发器的数量是300个 500个。第1选择器SEL1 第6选择器SEL6具有输入端子0和输入端子1 ， 按照对扫描允许信号输入端子ENBIN输入的扫描允许信号，控制选择状 态。在本例子中，扫描允许信号是"l"时，选择输入端子l，在扫描允许 信号是"0"时，选择输入端子0。此外，组合逻辑电路14是成为扫描测试的对象的电路，构成为包含 AND电路、NAND电路、反相电路等。以下，说明各触发器、各选择器、组合逻辑电路14的连接关系。在 第1选择器SEL1的输入端子0上连接有第1输入端子IN1 ，在输入端子1 上连接有输入扫描测试信号的输入端子SCANIN。而且，第1选择器SEL1 的输出信号向第1触发器FF1进行输入。第1触发器FF1的输出信号被施 加到组合逻辑电路14和第2选择器SEL2的输入端子1。此外，在第2选择器SEL2的输入端子0上连接有第2输入端子IN2， 第2选择器SEL2的输出信号向第2触发器FF2进行输入。第2触发器FF2 的输出信号被施加到组合逻辑电路14和第3选择器SEL3的输入端子1。此外，同样在第3选择器SEL3的输入端子0上连接有第3输入端子IN3，第3选择器SEL3的输出信号向第3触发器FF3进行输入。第3触 发器FF3的输出信号被施加到组合逻辑电路14和第4选择器SEL4的输 入端子1。此外，在第4选择器SEL4的输入端子0上施加组合逻辑电路14的第 1输出信号，第4选择器SEL4的输出信号向第4触发器FF4进行输入。 第4触发器FF4的输出信号被施加到第5选择器SEL5的输入端子1 ，并 且向第一AND电路ll (本专利技术的选通电路的一个例子)进行输入。此外，在第5选择器SEL5的输入端子0上施加组合逻辑电路14的第 2输出信号，第5选择器SEL5的输出信号向第5触发器FF5进行输入。 第5触发器FF5的输出信号被施加到第6选择器SEL6的输入端子1，并 且向第二AND电路12 (本专利技术的选通电路的一个例子)进行输入。此外，在第6选择器SEL6的输入端子0上施加组合逻辑电路14的第 3输出信号，第6选择器SEL6的输出信号向第6触发器FF6进行输入。 第6触发器FF6的输出信号从扫描信号输出端子SCANOUT输出，并且向 OR电路13 (本专利技术的选通电路的一个例子)进行输入。在第一 AND电路11和第二 AND电路12上输入扫描测试模式信号的 反相的信号，并向OR电路13输入扫描测试模式信号。扫描测试模式信 号是表示扫描测试的有效/无效状态的信号，在本例子中，当扫描测试模式 信号为"1"时，表示扫描测试是有效，即是扫描测试时，当扫描测试模 式信号为"0"时，表示扫描测试是无效，即不是扫描测试时(半导体集 成电路的通常动作时)。第一AND电路ll的输出信号向第1模拟电路21进行输入，第二AND 电路12的输出信号向第2模拟电路22进行输入，OR电路13的输出信号 向第3模拟电路23进行输入。而且，构成为第1模拟电路21本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于，包括：　第一电路；　与所述第一电路对应而设置的多个触发器；　在扫描测试时，将所述多个触发器连接为链状而形成移位寄存器的多个选择器；　与扫描测试时的所述移位寄存器的允许动作频率相比，具有 更低的允许动作频率的第二电路；和　输入所述触发器的输出信号，在通常动作时能将所述触发器的输出信号向所述第二电路传播，并且在扫描测试时，将所述触发器的输出信号不能向所述第二电路传播地进行控制的选通电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：西山贵子，伊东秀男，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]