表面处理铜箔、覆铜积层板及印刷配线板制造技术

本发明专利技术涉及一种表面处理铜箔1，其具有铜箔2、及形成于铜箔2的一面的第一表面处理层3。此表面处理铜箔1的第一表面处理层3基于JIS B0601：2013的粗糙度曲线要素的均方根倾斜RΔq为5～28°。又，覆铜积层板10具备表面处理铜箔1、及接着于表面处理铜箔1的第一表面处理层3的绝缘基材11。

【技术实现步骤摘要】
【国外来华专利技术】表面处理铜箔、覆铜积层板及印刷配线板
本专利技术涉及一种表面处理铜箔、覆铜积层板及印刷配线板。
技术介绍
近年来，随着电子机器的小型化、高性能化等需求的增多，对于搭载于电子机器的印刷配线板要求电路图案(亦称为“导体图案”)的微间距化(微细化)。作为印刷配线板的制造方法，已知有减成法、半加成法等各种方法。其中，在减成法中，在使绝缘基材接着于铜箔而形成覆铜积层板后，在铜箔表面涂布抗蚀剂并进行曝光而形成特定的抗蚀剂图案，利用蚀刻去除未形成抗蚀剂图案的部分(无用部)，由此形成电路图案。针对上述微间距化的要求，例如专利文献1中记载有在对铜箔的表面进行利用铜-钴-镍合金镀覆的粗化处理后，形成钴-镍合金镀层，进而形成锌-镍合金镀层，由此可获得能够实现电路图案的微间距化的表面处理铜箔。
技术介绍
文献专利文献专利文献1：日本专利第2849059号公报。
技术实现思路
专利技术所欲解决的问题然而，现有的表面处理铜箔存在如下问题：由于表面处理层(镀层)的蚀刻速度慢于铜箔的蚀刻速度，故而被蚀刻为自铜箔表面(顶部)朝向绝缘基材(底部)侧逐渐扩展，电路图案的蚀刻因数降低。而且，若电路图案的蚀刻因数较低，则必须扩大邻接的电路间的间隙，因此难以实现电路图案的微间距化。又，对于电路图案，一般亦要求不易自绝缘基材剥离，但因电路图案的微间距化而变得难以确保与绝缘基材的接着性。因此，亦必须提高电路图案与绝缘基材的接着性。本专利技术的实施方案是为了解决如上所述的问题而完成的，其目的在于提供一种能够形成与绝缘基材的接着性优异并且适于微间距化的高蚀刻因数的电路图案的表面处理铜箔及覆铜积层板。又，本专利技术的实施方案的目的在于提供一种具有与绝缘基材的接着性优异的高蚀刻因数的电路图案的印刷配线板。解决问题的技术手段本专利技术人为了解决上述问题而进行潜心研究，结果发现，通过在形成于铜箔的一面的表面处理层中将基于JISB0601：2013的粗糙度曲线要素的均方根倾斜RΔq控制为特定的范围，可提高电路图案对绝缘基材的接着性及电路图案的蚀刻因数这两者，从而达成本专利技术的实施方案。即，本专利技术的实施方案涉及一种表面处理铜箔，其具有铜箔、及形成于上述铜箔的一面的第一表面处理层，且上述第一表面处理层基于JISB0601：2013的粗糙度曲线要素的均方根倾斜RΔq为5～28°。又，本专利技术的实施方案涉及一种覆铜积层板，其具备表面处理铜箔、及接着于上述表面处理铜箔的第一表面处理层的绝缘基材。进而，本专利技术的实施方案涉及一种印刷配线板，其具备对上述覆铜积层板的上述表面处理铜箔进行蚀刻而形成的电路图案。专利技术效果根据本专利技术的实施方案，可提供一种能够形成与绝缘基材的接着性优异并且适于微间距化的高蚀刻因数的电路图案的表面处理铜箔及覆铜积层板。又，根据本专利技术的实施方案，可提供一种具有与绝缘基材的接着性优异的高蚀刻因数的电路图案的印刷配线板。附图说明图1是使用本专利技术的实施方案的表面处理铜箔的覆铜积层板的剖视图。图2是用以说明蚀刻残渣的电路图案的SEM图像。图3是使用进而具有第二表面处理层的本专利技术的实施方案的表面处理铜箔的覆铜积层板的剖视图。图4是用以说明利用减成法的印刷配线板的制造方法的剖视图。具体实施方式以下，对本专利技术的优选实施方案进行具体说明，但本专利技术不应限定于这些而解释，可在不脱离本专利技术主旨的范围内，基于本领域技术人员的知识进行各种变更、改进等。此实施方案所揭示的多个构成要素可通过适当的组合而形成各种专利技术。例如，可自此实施方案所揭示的全部构成要素中删除若干构成要素，亦可将不同实施方案的构成要素适当组合。图1是使用本专利技术的实施方案的表面处理铜箔的覆铜积层板的剖视图。表面处理铜箔1具有铜箔2、及形成于铜箔2的一面的第一表面处理层3。又，覆铜积层板10具有表面处理铜箔1、及接着于表面处理铜箔1的第一表面处理层3的绝缘基材11。第一表面处理层3基于JISB0601：2013的粗糙度曲线要素的均方根倾斜RΔq为5～28°。此处，RΔq是表示表面凹凸形状的斜率的指标。若RΔq变大，则凹凸形状的斜率变大，因此表面处理铜箔1对绝缘基材11的接着力变强，但在蚀刻处理中容易产生溶解残留的部分。即，容易因蚀刻处理而成为底部变宽的梯形形状的电路图案，有蚀刻因数降低的倾向。另一方面，若RΔq变小，则容易成为与上述相反的倾向。因此，为了同时实现对绝缘基材11的接着性的提高与蚀刻性的提高，将第一表面处理层3的RΔq控制为上述范围。通过进行此种RΔq的控制，可使第一表面处理层3的表面成为适于同时实现对绝缘基材11的接着性的提高与蚀刻性的提高的表面形状。具体而言，由于第一表面处理层3的表面凹凸形状的斜率成为适当状态，故而可提高电路图案的蚀刻因数及对绝缘基材11的接着性。就稳定地获得此种效果的观点而言，优选为将RΔq控制为10～25°，更优选为控制为15～23°。第一表面处理层3基于JISB0601：2013的粗糙度曲线的峰度Rku优选为2.0～8.0。此处，Rku是表示表面凹凸分布的尖度的指标。Rku较大意指粒子高度的分布接近平均地集中，即粒子高度的不均得到抑制。因此，若Rku变大，则表面处理铜箔1对绝缘基材11的接着力变强，且在蚀刻处理中不易产生溶解残留的部分。即，不易因蚀刻处理而成为如底部变宽的梯形形状的电路图案，有蚀刻因数提高的倾向。另一方面，若Rku变小，则容易成为与上述相反的倾向。即，有蚀刻因数降低且表面处理铜箔1对绝缘基材11的接着力降低的倾向。因此，为了同时实现对绝缘基材11的接着性的提高与蚀刻性的提高，较理想为将第一表面处理层3的Rku控制为上述范围。通过进行此种Rku的控制，可使第一表面处理层3的表面成为适于同时实现对绝缘基材11的接着性的提高与蚀刻性的提高的表面形状。又，第一表面处理层3的Rku亦与蚀刻残渣相关。蚀刻残渣是在通过蚀刻形成电路图案后残留于电路图案的周围的绝缘基材11上的残渣，可通过如图2所示的电路图案的SEM图像(3000倍)进行确认。若蚀刻残渣变多，则在电路宽度较窄的电路图案中容易产生短路，因此就电路图案的微间距化的观点而言欠佳。因此，为了减少蚀刻残渣，优选为将Rku控制为上述范围。就稳定地获得如上所述的效果(同时实现对绝缘基材11的接着性的提高与蚀刻性的提高、及降低蚀刻残渣)的观点而言，更优选为将Rku控制为3.5～5.8。第一表面处理层3基于JISZ8730：2009的几何条件C测得的CIEL*a*b*表色系统的a*(以下，亦称为“a*”)优选为3.0～28.0。a*是表现红色的值，铜呈现接近于红色的颜色。因此，通过将a*控制为上述范围内，可将第一表面处理层3中的铜的量调整为对蚀刻液的溶解性良好的范围，因此可提高电路图案的蚀刻因数。就稳定地获得此种效果的观点而言，优选为将a*控制为5.0～23.0。第一表面处理层3在XP本文档来自技高网...

【技术保护点】
1.一种表面处理铜箔，其具有铜箔、及形成于上述铜箔的一面的第一表面处理层，且/n上述第一表面处理层基于JIS B0601：2013的粗糙度曲线要素的均方根倾斜RΔq为5～28°。/n

【技术特征摘要】
【国外来华专利技术】20180427 JP 2018-087551;20180427 JP 2018-087554;201.一种表面处理铜箔，其具有铜箔、及形成于上述铜箔的一面的第一表面处理层，且
上述第一表面处理层基于JISB0601：2013的粗糙度曲线要素的均方根倾斜RΔq为5～28°。


2.根据权利要求1所述的表面处理铜箔，其中，上述RΔq为10～25°。


3.根据权利要求1所述的表面处理铜箔，其中，上述RΔq为15～23°。


4.根据权利要求1至3中任一项所述的表面处理铜箔，其中，上述第一表面处理层基于JISB0601：2013的粗糙度曲线的峰度Rku为2.0～8.0。


5.根据权利要求4所述的表面处理铜箔，其中，上述Rku为3.5～5.8。


6.根据权利要求1至5中任一项所述的表面处理铜箔，其中，上述第一表面处理层的CIEL*a*b*表色系统的a*为3.0～28.0。


7.根据权利要求6所述的表面处理铜箔，其中，上述a*为5.0～23.0。


8.根据权利要求1至7中任一项所述的表面处理铜箔，其中，上述第一表面处理层的Ni附着量为20～200μg/dm2，Zn附着量为20～1000μg/dm2。


9.根据权利要求1至8中任一项所述的表面处理铜箔，其中，上述第一表面处理层在XPS的纵深分析中，以溅镀速率2.5nm/分钟(SiO2换算)进行7分钟溅镀时，相...

【专利技术属性】
技术研发人员：宫本宣明，三木敦史，
申请(专利权)人：JX金属株式会社，
类型：发明
国别省市：日本;JP