使用内部半导体结来辅助非接触型测试的方法技术

本发明专利技术提供了使用内部半导体结来辅助非接触型测试的方法。利用关于特定于连接到被测器件的被测节点的被测器件的节点的半导体结特性的知识，改善了电容性引线框测试技术。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
电容性引线框(″capacitive lead-frame″)传感技术一般被用来检测集成电路(IC)信号引脚和安装基板(例如印刷电路板)之间的开路。交流(AC)激励的幅度一般被设置为这样的电平，其确保形成集成电路的功能电路的半导体结不导通。导通半导体结的一个主要顾虑是过量电流会对被测IC器件造成损坏。当半导体结导通时，从激励提供的电流在幅度和持续时间方面必须受到限制，以避免造成损坏。传统的半导体结在大约700mV峰值的AC激励处导通。因此，用于电容性引线框技术的典型的AC测试激励被设置为大约200mV，在此电压处假设结电流对于器件损坏和测量稳定性来说是可忽略的。由于半导体工艺技术的进步(缩小了的几何形状、掺杂材料和掺杂浓度的改变，等等)，较新技术中的半导体结不一定在传统的700mV处导通。此外，这些较新的半导体结导通处的拐点不一定是单阈值电压处的尖锐转换，而是可能经过明显的电压范围的曲线。单个IC包含多组具有不同结特性的引脚的情况也是很常见的。现代IC上的几乎所有引脚都包括某种级别的静电放电(ESD)保护。ESD保护电路通常包含一个或多个二极管(半导体结)，其被设计为在内部电路发生任何损坏之前导通并释放能量。传统的ESD保护电路的一个简单示例在图1中被示为用于示例性电路器件(示为1)，该电路器件包括至少一个输入2和一个输出8。如图所示，输入2接收要被驱动到内部电路5的信号INPUT。输入2上的ESD保护包括第一对二极管3、4(3从地到输入节点2正向偏置，4从输入节点2到电源Vcc正向偏置)，这一对二极管保护连接到输入2的内部电路5。输出8上的ESD保护包括第二对二极管6、7(6从地到输出8正向偏置，7从输出8到电源Vcc正向偏置)，这一对二极管保护连接到输出8的内部电路5。当提到二极管“导通”时，通常是指正向传导电流变得明显时的电压电平(一般称为“阈值电压”)。事实上，二极管即使在电流变为指数增大之前也会传导一些电流。图2示出了可能被图1中的电路呈现的传统二极管曲线。假设一次只有一个二极管正向导通，并且其他二极管传导极小的反向电流，则图1中的电路缩减为一个简单的二极管，并且可以通过使用简化的二极管公式理解i=I0(eqVnkT-1)]]>公式(1)其中i是以安培为单位的二极管电流，I0是以安培为单位的反向饱和电流，q是以库仑为单位的电子电量，V是以伏特为单位的二极管电压，n是无量纲理想因子，k是波尔兹曼常数，T是以开尔文为单位的温度。如图2所示，图1中的电路1具有可识别的正向导通拐点(示为15)700mV，在700mV处电流大约是0.5nA。200mV(比拐点低500mV)处的电流仅为50fA，不太可能影响电容性引线框测量。图2的电流-电压(IV)曲线不一定代表了较新技术中的所有半导体结。此外，不是所有的较新技术都将使用如图1所示的简单保护电路，因为改变输入/输出(IO)标准可能需要对更低的电压逻辑到更高的能量级别的保护。图3所示的替换电路采用两级手段获得感测电路的ESD保护。图3中的电路的行为不能由公式1建模。即使不能预测用于较新技术的ESD保护电路，但是在基本级别上至少它们几乎不变地由一个或多个半导体结组成，所述半导体结明确或隐含地具有与二极管相同的某些特性。一种特性是形状类似于图2曲线的非线性电流-电压(IV)曲线，这是由于经过一个或多个结的电流的积累效应造成的。第二特性是电流对温度的依赖性。公式1在指数项的分母中明确地包括温度。这似乎意味着温度的升高导致二极管(以及任何具有二极管特性的半导体结)电流的降低。事实通常恰好相反，因为反向饱和分量I0也是依赖于温度的。所施加的电压越接近二极管曲线的正向导通拐点，温度对电流的影响就越大。电容性引线框测试技术依赖于测试仪区分测得的电容或测得的电流中非常小的差别，以允许器件测试仪区分被测器件的组件是否存在开路、短路或其他有缺陷的接合(joint)的能力。电容性引线框测试技术在被授予Crook等人的美国专利5,557,209、被授予Kerschner等人的美国专利5,498,964、被授予Kerschner的美国专利5,420,500、被授予Crook等人的美国专利5,254,953和被授予Cilingiroglu的美国专利5,124,660中有详细描述，这些专利的全部内容通过引用而被包含于此。过去，如前所述，结的几何形状是这样的传统的半导体结由单个阈值电压表征——即给定的被测器件上的所有半导体结可以可靠地在单个阈值电压(一般大约是700mV)处或在单个阈值电压的误差容限内导通。因此，在电容性引线框测试期间，这允许使用单个通用激励电压电平来激励器件的所有被测节点。电容性引线框技术的典型AC测试激励电压已被设置为200mV左右，在200mV左右可以假设结电流足够低，以致消除了对被测器件造成损坏的危险。但是，由于半导体工艺技术的进步(缩小了的几何形状、掺杂材料和插座浓度的改变，等等)已经使得半导体不在单个阈值电压(或尖锐拐点)处导通，而是可由彼此联系的不同结特性表征，并且在相当大的激励电压范围上导通，因此在电容性引线框测试期间将单个通用激励电压值施加到被测器件的所有节点可能是不合适的、不充分的甚至是有问题的。因此，希望利用有关被测器件的组件节点的各个半导体结的特性的知识来改善对电子器件的电容性引线框测试，即使根本的半导体工艺技术不断变化。
技术实现思路
本专利技术是用于确定和利用与电子器件的内部半导体结的特性有关的知识，以便改善非接触式电容性引线框测试的软件诊断的方法。具体而言，本专利技术利用与连接到被测器件(DUT)的组件的组件节点上的组件半导体结的特定电流-电压(IV)关系和/或电容-电压(CV)关系有关的知识来智能地配置DUT的被测节点的测试参数。此外，本专利技术利用与假设被连接到被测节点的(一个或多个)组件节点的特定特性有关的知识来帮助确定被测节点上是否存在例如开路这样的缺陷。附图说明结合附图参考下面的详细描述可以更好地理解本专利技术及其很多优点，在附图中，相似的标号指示相同或类似的组件，其中图1是具有静电放电(ESD)保护电路的现有技术电子器件的概要图；图2是示出了图1的电路的电流-电压(IV)关系的图表；图3是现有技术两级ESD保护电路的概要图；图4A是用于测量印刷电路板(PCB)的连接到集成电路组件的引脚的被测节点的电流-电压(IV)关系的现有技术电路的概要框图；图4B是图4A的等价电路的概要图；图5A是用于测量印刷电路板(PCB)的连接到两个不同的集成电路组件的引脚的被测节点的电流-电压(IV)关系的现有技术电路的概要框图；图5B是图5A的等价电路的概要图；图6是具有根据本专利技术实现的一对ESD保护二极管的电容性测量系统的概要框图；图7是图6的系统的等价电路的概要图；图8是示出了图6和7中的若干个整体电阻(bulk resistance)值的活动二极管的有效电容与模拟可变电阻之间的关系的图表；图9是示出了在连接到PCB上安装的IC组件的引脚的PCB节点上测得的电容对激励电压关系的实验结果的图表；图10是示出了用于配置被测器件的电容性引线框测试的连通性测试参数的根据本专利技术的方法的流程图； 图11是用于确定DUT的组件节点本文档来自技高网...

【技术保护点】
一种用于配置被测器件的相异电容性引线框测试的参数的方法，包括：确定特定于被测器件的组件的给定组件节点的半导体结特性，所述被测器件的被测节点被假设连接到所述给定组件节点；基于特定于所述给定组件节点的半导体结特性来设置测试参数。

【技术特征摘要】
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【专利技术属性】
技术研发人员：迈伦J斯楚内德尔，埃迪威廉姆森，
申请(专利权)人：安捷伦科技有限公司，
类型：发明
国别省市：US[]