可测试集成电路制造技术

一种集成电路（１），包括具有时钟输出的内部时钟电路（１２），用于为集成电路（１）的功能电路（１０）提供时钟。所述集成电路配置有在测试期间使用的计数器电路（１６）和状态保持电路（１８）。将所述集成电路切换到测试模式，并且发送测试时间间隔开始的信号。从所述测试时间间隔开始的时候，对来自内部时钟电路１２的时钟脉冲进行计数，并且如果所述内部时钟电路从所述测试时间间隔开始后已经产生多于预定数目的时钟脉冲，则将状态保持电路（１８）锁定至预定状态。从集成电路（１）读出与在所述测试时间间隔中状态保持电路（１８）是否已经达到所述预定状态有关的信息，而且测试估计装置（２）使用所述信息来接受或拒绝集成电路（１）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种具有可测试内部时钟电路的可测试集成电路。
技术介绍
如US专利No.6,131,173所述，集成电路可以包含多个时钟域。该集成电路通常配置有多个内部时钟电路，所述多个内部时钟电路用于为集成电路中的功能电路的不同部分提供时钟。许多这样的时钟电路包含分频器，例如，用于产生从更高频率的基准信号下分频而得到的时钟信号，或用于提供下分频后的时钟信号以锁定到基准信号。该时钟电路的测试通常包括对时钟信号的时间和频率进行测量。这可以通过将集成电路切换到测试模式来实现，其中来自内部时钟电路的时钟信号与集成电路的外部管脚相连。然后，使用与这些管脚相连的测试设备来测量时钟信号的性质。然而，难以对集成电路以外的高频时钟信号进行布线。至少这要求在集成电路内部的电路和测试环境两方面相当可观的电路开销。因为现代集成电路中的内部时钟信号的数目趋于增加，因而该开销也增加。可选地，已经知道为了测试的目的而把时钟信号测量电路包括在集成电路内。典型地，这包括内部计数器电路的使用，所述内部计数器电路接收内部时钟信号和外部使能信号，以在外部定义的时间点开始和停止计数。随后从计数器中读取所得到的计数，并且确定其是否在可接受的范围内。在这个方法中，对外部定时信号的需求使测试变得复杂，因为这需要专用的测试设备。同样，需要读出计数和/或将计数与可接受范围的界限值相比较引起测试设备和/或测试时间方面的开销。
技术实现思路
其中，本专利技术的一个目的在于提出了一种支持测试的集成电路，其中可以利用测试时间和专用测试设备方面的最小开销对内部时钟电路的有效方面进行测试。其中，本专利技术的一个目的在于提出了一种测试方法，所述方法利用测试时间和专用测试设备方面的最小开销对集成电路的内部时钟电路的有效方面进行测试。其中，本专利技术的一个目的在于提出了一种支持测试的集成电路，其中可以利用测试时间和专用测试设备方面的最小开销、借助于共用的测试电路对多个内部时钟电路的有效方面进行测试。其中，本专利技术的一个目的在于提出了一种测试方法，所述方法例如测试时间和专用测试设备方面的最小开销、借助于共用的测试电路对集成电路的多个内部时钟电路的有效方面进行测试。权利要求1提出了根据本专利技术的集成电路。根据本专利技术，集成电路配置有包括状态保持电路的测试电路，当来自内部时钟电路的时钟脉冲计数达到阈值时，所述状态保持电路被锁定至预定状态。将所述电路设置为使时钟脉冲不能引起从所述状态的逆转变。在测试期间从集成电路读出测试信息，所述测试信息与在测试时间间隔内状态保持电路是否已经达到预定状态有关。该测试信息不提供精确的频率测量所述电路只确保高于阈值的频率差不会影响测试信息。根据这个检测结果所进行的测试基于如下认识典型地，时钟电路中最重要的缺陷与时钟分频器电路中的逻辑缺陷有关，这引起了严重偏离额定时钟频率的时钟频率。这种缺陷揭示出所得到的时钟频率具有明显的偏差，这无需从集成电路读出时钟计数值就可以检测到。在内部时钟信号的控制下进行不可逆转变的电路可以针对这个偏差而利用最小开销执行鲁棒性测试。在另外的实施例中，不同的内部时钟电路的输出被多路复用到共用的计数器和状态保持电路。因为使用状态保持电路的测试不受高于阈值频率的频率差的影响，所以多个时钟电路可以共用测试电路以产生测试结果，同时仅要求很少的电路开销。优选地，将管脚多路复用电路设置为在测试期间，把状态保持电路的输出与集成电路的外部管脚相连。以这种方式，可以直接读出状态保持电路的状态，即无需首先通过扫描链对测试结果进行移位。这意味着能够在外部选择能够对状态保持电路的状态进行采样的时间点。通过在不同的时间点进行采样，可以获得对频率的估计而无需集成电路外部的时钟信号。附图说明将通过使用附图的非限制性示例来描述本专利技术的这些和其他目的以及优势方面。图1示出了集成电路的一部分；图1a示出了测试配置；图2示出了测试期间的定时；以及图3-4示出了另外的集成电路。具体实施例方式图1示出了集成电路1的一部分，具有功能电路10和与功能电路10的时钟输入相连的内部时钟电路12。针对测试目的，集成电路包括测试接口电路14、分频器16和置位/复位触发器18。测试接口电路14具有测试时钟输入TCK、测试数据输入TDI和测试结果输出TDO。此外，测试接口电路的输出与分频器16和置位/复位触发器18的复位输入相连。内部时钟电路12的输出与分频器16的输入相连。分频器16的输出与置位/复位触发器18的置位输入相连。置位/复位触发器18的输出与测试接口电路14的输入相连。应该理解的是，附图仅示出了最少的细节。实际上，集成电路的许多输入和输出端将与功能电路10相连。内部时钟电路12可以与时钟基准端相连。优选地，测试接口电路可以包括管脚多路复用器，所述管脚多路复用器具有与置位/复位触发器18的输出相连的输入，还具有与测试数据输出TDO不同的集成电路的外部端子19相连的输出。典型地，该管脚多路复用器具有一个或更多另外的输入，例如与在正常操作期间产生结果的另一个电路(未示出)和/或产生测试结果的其他电路相连。可选地，在正常操作期间，可以将管脚多路复用器的外部端子用作集成电路的输入。可选地，可以将测试集成电路14配置为把置位/复位触发器18的输出经由扫描链与测试数据输出TDO相连。此外，典型地，功能电路10的一部分可以与测试接口电路相连，所述测试接口电路用于从测试数据输入TDI接收测试数据和/或向测试数据输出提供测试结果(相反地，测试接口电路14可以在针对功能电路的输入和输出端接收和提供测试数据)。此外，可以将时钟切换电路配置为在测试期间，由测试时钟电路取代功能电路10的输入处的时钟信号。分频器电路16可以按照任意合适的方式来实现，例如2分频电路的级联，或更一般地为诸如寄存器和加法器的组合之类的计数器电路，其中每当接收到时钟脉冲时，加法器形成来自寄存器的数字与存储在寄存器中的预定数字(例如1)之和。典型地，时钟电路12还包含分频器电路(未示出)或其他的逻辑电路，例如用于对时钟信号进行下分频和/或调节时钟信号的相位从而把下分频后的时钟信号锁相至基准信号。作为另一个示例，另外的分频器电路可以对时钟源信号进行下分频以产生时钟信号。尽管仅示出一个内部时钟电路12，然而可以存在更多的内部时钟电路。在正常操作中，内部时钟电路12向功能电路的至少一部分提供时钟信号。如图1a所示，为了测试的目的，把集成电路1或包含集成电路的电子电路与测试装置2相连，所述测试装置2被构造用于向集成电路施加测试接口电路14的控制信号和测试数据，并用于接收测试结果。例如，针对这个目的可以使用扫描测试接口。当执行测试时，测试装置2向测试接口电路14施加控制信号，致使测试接口电路14将集成电路1切换到测试模式。图2示出了测试模式的操作期间所使用的信号。第一信号表示来自内部时钟电路12的时钟信号20。第二信号22表示测试时钟信号，而第三信号表示置位/复位触发器18的输出信号(象征性地示出了信号的相对频率；实际上典型地，时钟频率将会高得多)。在测试操作期间，测试接口电路14在由测试时钟信号22定义的时间间隔的开始时(当使用计数器电路来实现分频器时，典型地，“复位”包括将计数设定为初始值)对置位/复位触发器18和分频器16进行复位。在所本文档来自技高网...

【技术保护点】
一种可测试集成电路（１），包括：－测试接口电路（１４），被设置为将所述集成电路在功能操作模式和测试模式之间进行切换；－具有时钟输出的内部时钟电路（１２），用于至少在所述功能操作模式下为所述集成电路的功能电路（１０）提供时钟；－测试电路（１６、１８）包括：脉冲计数电路（１６），具有与时钟输出相连的时钟输入；状态保持电路（１８），与脉冲计数电路（１６）相连或作为脉冲计数电路（１８）的一部分，被设置为：在测试接口电路（１４）定义的时间间隔开始后，当已经把阈值数目的时钟脉冲施加到所述时钟输入时，状态保持电路（１８）将锁定至预定状态；测试接口电路（１４）与状态保持电路（１８）相连，用于从所述集成电路读出与在所述时间间隔结束之前所述状态保持电路是否已经达到所述预定状态有关的信息。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：史蒂文H德库柏，格雷姆弗朗西斯，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]